[發(fā)明專利]用于半導(dǎo)體存儲器的差分輸入鎖存器以及用于差分?jǐn)?shù)據(jù)讀出的方法有效
| 申請?zhí)枺?/td> | 200810099870.3 | 申請日： | 2000-07-31 |
| 公開（公告）號： | CN101441888A | 公開（公告）日： | 2009-05-27 |
| 發(fā)明（設(shè)計）人： | 保羅·德蒙 | 申請（專利權(quán)）人： | 睦塞德技術(shù)公司 |
| 主分類號： | G11C7/10 | 分類號： | G11C7/10;G11C7/06 |
| 代理公司： | 中科專利商標(biāo)代理有限責(zé)任公司 | 代理人： | 朱進(jìn)桂 |
| 地址： | 加拿大*** | 國省代碼： | 加拿大;CA |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 用于 半導(dǎo)體 存儲器 輸入 鎖存器 以及 數(shù)據(jù) 讀出 方法 | ||
1.一種用于半導(dǎo)體存儲器中的差分輸入鎖存器，包括：
(a)差分輸入級電路，用于接收輸入數(shù)據(jù)信號對的各個信號，以在各個第一和第二輸出節(jié)點(diǎn)上產(chǎn)生表示所述輸入數(shù)據(jù)信號對之間的差的輸出信號對；
(b)放大電路，用于在所述第一和第二輸出節(jié)點(diǎn)上放大所述的輸出信號；
(c)鎖存器電路，用于鎖存在所述第一和第二輸出節(jié)點(diǎn)處的各個放大的輸出信號；
(d)第一供電電壓電路，用于響應(yīng)于時鐘輸入信號，將第一電源電壓提供給所述差分輸入級電路；以及
(e)第二供電電壓電路，用于響應(yīng)于時鐘輸入信號的互補(bǔ)輸入，將第二電源電壓提供給所述差分輸入級電路。
2.一種用于差分?jǐn)?shù)據(jù)讀出的方法，包括步驟：
(a)在差分輸入級電路接收差分?jǐn)?shù)據(jù)信號的各個信號，所述差分輸入級電路具有第一和第二輸出節(jié)點(diǎn)；
(b)放大所述第一和第二輸出節(jié)點(diǎn)處的信號；
(c)將所述第一和第二輸出節(jié)點(diǎn)處放大的信號耦合到具有第一和第二互補(bǔ)輸入的鎖存器電路上；
(d)響應(yīng)于時鐘輸入信號，將第一電源電壓提供給所述差分輸入級電路；以及
(e)響應(yīng)于時鐘輸入信號的互補(bǔ)輸入，將第二電源電壓提供給所述差分輸入級電路。
3.如權(quán)利要求1所述的差分輸入鎖存器，其特征在于所述差分輸入級電路包括一對交叉耦合的N溝道晶體管，所述晶體管的源極與所述時鐘輸入信號的互補(bǔ)輸入耦合以及漏極與用于接收所述輸入數(shù)據(jù)信號的各個信號的其他N溝道晶體管耦合。
4.如權(quán)利要求1所述的差分輸入鎖存器，其特征在于所述鎖存器電路包括一對交叉耦合的“與非”門。
5.一種用于半導(dǎo)體存儲器中的差分輸入鎖存器，包括：
(a)差分輸入級電路，用于接收輸入數(shù)據(jù)信號對的各個信號，以在各個第一和第二輸出節(jié)點(diǎn)上產(chǎn)生表示所述輸入數(shù)據(jù)信號對之間的差的輸出信號對；
(b)放大電路，用于在所述第一和第二輸出節(jié)點(diǎn)上放大所述的輸出信號；
(c)鎖存器電路，用于鎖存在所述第一和第二輸出節(jié)點(diǎn)處的各個放大的輸出信號；
(d)第一供電電壓電路，用于響應(yīng)于時鐘輸入信號，將第一電源電壓提供給所述差分輸入級電路；以及
(e)第二供電電壓電路，用于響應(yīng)于所述時鐘輸入信號和一啟用信號兩者，將第二電源電壓提供給所述差分輸入級電路。
6.一種在第一節(jié)點(diǎn)和第二節(jié)點(diǎn)上提供互補(bǔ)邏輯電平的差分輸入鎖存器，包括：
預(yù)充電電路，用于響應(yīng)在第一邏輯電平處的時鐘信號或啟用信號將第一節(jié)點(diǎn)和第二節(jié)點(diǎn)預(yù)充電到第一供電電壓；
與第一節(jié)點(diǎn)和第二節(jié)點(diǎn)耦合的差分輸入級，用于響應(yīng)互補(bǔ)輸入數(shù)據(jù)信號對將第一節(jié)點(diǎn)和第二節(jié)點(diǎn)之一耦合到第二供電電壓；
鎖存型放大電路，用于放大第一節(jié)點(diǎn)和第二節(jié)點(diǎn)上的電壓以提供互補(bǔ)邏輯電平；以及
啟用電路，用于當(dāng)時鐘信號和啟用信號處于與第一邏輯電平互補(bǔ)的第二邏輯電平處時，將第二供電電壓耦合到差分輸入級和鎖存型放大電路。
7.如權(quán)利要求6所述的差分輸入鎖存器，其特征在于所述差分輸入級包括：
在第一節(jié)點(diǎn)和啟用電路之間串聯(lián)的第一晶體管和第二晶體管，第一晶體管具有接收所述互補(bǔ)輸入數(shù)據(jù)信號對之一的柵極端子，而第二晶體管具有與第二節(jié)點(diǎn)相連的柵極端子；以及
在第二節(jié)點(diǎn)和啟用電路之間串聯(lián)的第三晶體管和第四晶體管，第三晶體管具有接收所述互補(bǔ)輸入數(shù)據(jù)信號對中的另一個的柵極端子，而第四晶體管具有與第一節(jié)點(diǎn)相連的柵極端子。
8.如權(quán)利要求6所述的差分輸入鎖存器，其特征在于所述啟用電路包括在鎖存型放大電路和第二供電電壓之間串聯(lián)的第一晶體管和第二晶體管，第一晶體管的柵極端子接收時鐘信號，而第二晶體管的柵極端子接收啟用信號。
9.如權(quán)利要求6所述的差分輸入鎖存器，其特征在于所述預(yù)充電電路包括：
與第一節(jié)點(diǎn)并聯(lián)的第一晶體管對，第一晶體管對中的晶體管具有用于接收時鐘信號和啟用信號的柵極端子，以及
與第二節(jié)點(diǎn)并聯(lián)的第二晶體管對，第二晶體管對中的晶體管具有用于接收時鐘信號和啟用信號的柵極端子。
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