[發(fā)明專利]使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和閃存的系統(tǒng)和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 200810099174.2
• 申請(qǐng)日: 2003-06-18
• 公開(kāi)（公告）號(hào): CN101281494A
• 公開(kāi)（公告）日: 2008-10-08
• 發(fā)明（設(shè)計(jì)）人: 三浦誓士;鮎川一重;巖村哲哉
• 申請(qǐng)（專利權(quán)）人: 株式會(huì)社日立制作所;日立超大規(guī)模集成電路系統(tǒng)株式會(huì)社
• 主分類號(hào): G06F12/06
• 分類號(hào): G06F12/06;G11C7/10
• 代理公司: 中國(guó)國(guó)際貿(mào)易促進(jìn)委員會(huì)專利商標(biāo)事務(wù)所
• 代理人: 康建忠

本申請(qǐng)是申請(qǐng)?zhí)枮?3149427.7、申請(qǐng)日為2003年6月18日、發(fā)明名稱為“使用動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器和閃存的系統(tǒng)和方法”的專利申請(qǐng)的分案申請(qǐng)。

技術(shù)領(lǐng)域

本發(fā)明一般涉及計(jì)算機(jī)存儲(chǔ)器系統(tǒng)，更具體地說(shuō)，涉及具有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的存儲(chǔ)器系統(tǒng)和控制這樣一種存儲(chǔ)器系統(tǒng)的方法。

背景技術(shù)

以往有一些組合半導(dǎo)體存儲(chǔ)器，其中在堆疊芯片(堆疊(stack))上的閃存(flash?memory)(容量：32兆位)和靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM(容量：4兆位))被集成密封在FBGA(細(xì)間距球柵陣列)封裝中。閃存和SRAM用FBGA封裝的輸入/輸出電極作為共同的地址輸入端子和數(shù)據(jù)輸入/輸出端子。然而，它們中的一個(gè)的控制端子與另一個(gè)的控制端子是彼此獨(dú)立的。

也有其中閃存芯片和DRAM芯片被集成密封在導(dǎo)線架型封裝中的組合半導(dǎo)體存儲(chǔ)器。在該種類型的組合半導(dǎo)體存儲(chǔ)器中，閃存和DRAM用封裝的輸入/輸出電極作為共同的地址輸入端子、數(shù)據(jù)輸入/輸出端子和控制端子以輸入/輸出。

也有包括閃存的系統(tǒng)，其中閃存被用做主存儲(chǔ)器、高速緩沖存儲(chǔ)器、控制器和CPU。也有包括閃存、DRAM和數(shù)據(jù)傳輸控制電路(數(shù)據(jù)傳輸控制器)的半導(dǎo)體存儲(chǔ)器。也有其中閃存和SRAM被封裝在一個(gè)和相同的半導(dǎo)體芯片上的存儲(chǔ)器。也有其中閃存和SRAM被封裝的閃速I/O卡。也有包括閃存、高速緩沖存儲(chǔ)器、控制器和CPU的系統(tǒng)。在下面的參考文獻(xiàn)中詳細(xì)地提供了上述的一些系統(tǒng)。“Data?Sheet?of?Combination?Memory(Stacked?Csp)，F(xiàn)lashMemory+RAM”，LRS1380型(聯(lián)機(jī))，2001年12月10日，夏普公司，[2002年8月21日檢索]，網(wǎng)址為：http://www.sharp.co.jp/products/device/flash/cmlist.html。JP-A第299616/1993號(hào)公報(bào)、第0566306號(hào)未決歐洲專利的說(shuō)明書、JP-A第146820/1995號(hào)公報(bào)、JP-A第5723/2001號(hào)公報(bào)、JP-A第357684/2001號(hào)公報(bào)、JP-A第137736/1996號(hào)公報(bào)、JP-A第510612/2001號(hào)公報(bào)。

由于蜂窩電話功能的增加(例如發(fā)送音樂(lè)、游戲等)，所以用于蜂窩電話中的應(yīng)用程序的大小、數(shù)據(jù)和工作區(qū)也已增加。預(yù)計(jì)將需要更高容量的閃存和SRAM。此外，人們已大大地提高了近來(lái)蜂窩電話的性能，并且增加了對(duì)大容量存儲(chǔ)器的需求。

目前用于蜂窩式電話中的閃存為使用被稱做“或非”(NOR)配置的存儲(chǔ)器陣列方法的“或非”型閃存。該“或非”配置為存儲(chǔ)器單元陣列的寄生電阻降低的陣列配置。在該“或非”配置中，通過(guò)以一個(gè)觸點(diǎn)給兩個(gè)并聯(lián)連接的存儲(chǔ)器單元的比率提供金屬位線觸點(diǎn)，電阻被降低。因此，其讀取時(shí)間約為80納秒(ns)，這基本上與SRAM中的讀取時(shí)間相同。然而，由于一個(gè)觸點(diǎn)必須被提供給兩個(gè)單元，所以芯片區(qū)接觸部分的比例較高并且增加了每一存儲(chǔ)器單元一位的區(qū)域。在不能獲得需要的高容量時(shí)這就出現(xiàn)了問(wèn)題。

典型的大容量閃存也包括使用存儲(chǔ)器陣列的“與”配置的“與”(AND)型閃存和使用“與非”配置的“與非”(NAND)型閃存。在該閃存中，一位線觸點(diǎn)被提供給16-128單元并且可獲得高密度存儲(chǔ)器陣列。因此，每一存儲(chǔ)器單元的一位區(qū)域可被設(shè)置為小于“或非”型閃存中的一位區(qū)域，并且可實(shí)現(xiàn)對(duì)高容量的需要。另一方面，在第一數(shù)據(jù)被輸出前的讀取時(shí)間大約長(zhǎng)為25us-50us。不幸的是，該讀取時(shí)間削弱了與SRAM的兼容性。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種包括ROM和RAM的存儲(chǔ)器系統(tǒng)，其中該存儲(chǔ)器系統(tǒng)的存儲(chǔ)容量高并且能夠以高速度讀取和寫入數(shù)據(jù)。

用于本發(fā)明的典型裝置如下：閃存、傳輸數(shù)據(jù)緩沖器(TDBUF)、2個(gè)DRAM(其包括多個(gè)存儲(chǔ)體，并且根據(jù)與時(shí)鐘同步的命令實(shí)現(xiàn)讀取和寫入)被封裝于一個(gè)密封體上，并且該密封體具有與半導(dǎo)體芯片相互連接的電極和在密封體和用于密封體外部之間連接的電極。

在一個(gè)實(shí)施例中，存儲(chǔ)器控制器與DRAM相連并與閃存相連，以縮短響應(yīng)來(lái)自半導(dǎo)體裝置外部的請(qǐng)求從閃存中讀出數(shù)據(jù)的讀出時(shí)間，并且從閃存到DRAM的數(shù)據(jù)傳輸和從DRAM到閃存的數(shù)據(jù)傳輸由該存儲(chǔ)器控制器實(shí)現(xiàn)。在電源接通后或當(dāng)發(fā)出傳輸命令時(shí)，可進(jìn)行這樣的控制以使閃存中的至少一部分?jǐn)?shù)據(jù)通過(guò)存儲(chǔ)器控制器被傳輸?shù)紻RAM上。