[發明專利]二步驟化學機械拋光

無效

• 申請號: 200810098706.0
• 申請日: 2008-05-30
• 公開（公告）號: CN101329993A
• 公開（公告）日: 2008-12-24
• 發明（設計）人: 黃健文;顏偉政;張心宇
• 申請（專利權）人: 茂德科技股份有限公司（新加坡子公司）
• 主分類號: H01L21/00
• 分類號: H01L21/00;H01L21/822;H01L21/8247
• 代理公司: 北京市柳沈律師事務所
• 代理人: 彭久云

技術領域

本發明是關于半導體工藝，并且特別是關于一種化學機械拋光(CMP)方法。

背景技術

隨著芯片上元件的集成度增加至單個芯片上可達到幾十萬個元件，為了避免元件性能的退化及低效，希望具有精密規格的平面(planar?surface)。

化學機械平坦化或拋光(Chemical-mechanical?planarization?or?polishing，CMP)為一種在半導體工藝中平坦化基板(substrate)頂面的技術。CMP通常要結合拋光墊(polishing?pad)及定位環(retaining?ring)，而使用具有研磨性且腐蝕性的化學漿料以平坦且均勻的方式移除材料。然而，已知的CMP在一步驟中完成，而材料的移除率與圖案密度關系密切，詳言之，高密度區的移除率低于低密度區。因此，為了移除位于高密度區中的材料同時，具有較高移除率的低密度區可能被過度研磨，導致在移除表面上產生不平盤化效應(non-planar?dishing?effects)。這種盤化效應會對所制作的元件的外形(topography)及性能產生不利的影響。因此，亟需發展一種避免不平盤化效應的CMP方法。

發明內容

本發明提供了一種避免盤化效應的二步驟CMP法。

在本發明的一實施例中，一種方法包括：在半導體基板上提供二結構，此二結構間具有一間隔；在二結構上及在其間的間隔中提供共形的第一層；在第一層上沉積共形的保護層；平坦化保護層，直到第一層的頂面暴露；并且平坦化第一層及保護層，直到此二結構的頂面暴露并且一部分保護層位于此二結構之間。

在另一實施例中，一種方法包括：提供基板；在基板上提供低密度圖案區，此低密度圖案區包括其間間隔約大于50微米的至少二結構；以及在基板上提供高密度圖案區，此高密度圖案區包括其間間隔約小于0.2微米的至少二結構。此方法還包括：在低密度圖案區及高密度圖案區上提供共形的第一層；在第一層上沉積共形的保護層；平坦化保護層，直到第一層的頂面暴露；以及平坦化第一層及保護層，直到低密度圖案區及高密度圖案區的結構的頂面暴露并且一部分保護層位于低密度區的至少二結構之間。

本發明的范圍由專利申請范圍所界定，專利申請范圍并入本案以作參考。通過考慮下文的一個或多個實施例的詳細介紹，本領域技術人員將會更完整地理解本發明的實施例及其附加優點的實現。將參考首先進行簡要描述的附圖。

附圖說明

圖1繪示了具有高密度圖案區及低密度圖案區的半導體基板的剖面示意圖，其中在半導體基板上形成有有源層。

圖2繪示了在圖1所示的結構上以共形方式沉積保護層112后的剖面示意圖。

圖3繪示了對圖2所示的結構進行第一CMP步驟后的剖面示意圖。

圖4繪示了對圖3所示結構進行第二CMP步驟后的剖面示意圖。

主要元件符號說明：

102：半導體基板

104a：結構

104b：結構

106：有源層

108：間隔

110：間隔

112：保護層

具體實施方式

本發明提供一種二步驟化學機械平坦化或拋光(CMP)的方法，此方法可避免盤化效應。圖1至圖4繪示為根據本發明一實施例的半導體工藝的剖面示意圖。

參見圖1，其繪示了具有高密度圖案區及低密度圖案區的半導體基板102的剖面示意圖。基板102可以是由單晶硅形成的晶片，但基板102也可能包括其它材料，諸如外延材料、多晶半導體材料或其它適當材料。可通過已知方式，以不同劑量的摻質及能量級對基板102進行摻雜。應該注意到，基板102還可包括附加層、結構和/或元件。

在基板102上形成多個結構104a與多個結構104b，結構104a之間具有一間隔108，結構104b之間具有一間隔110。在一實施例中，在高密度區中，結構104a彼此之間的間隔108約小于0.2微米，并且在低密度區中，結構104b彼此之間的間隔110約大于50微米。在一實施例中，在高密度區及低密度區中的結構104a與結構104b的高度實質上相同，并且此高度在約0.05微米到約0.5微米的范圍內。可通過光刻(photolithography)及蝕刻工藝來形成結構104a、104b，此外，也可通過CMP并且蝕刻掉二結構之間的材料來形成這種結構。也可使用其它方法來形成這種結構。