[發明專利]一種制作金屬柵極結構的方法

有效

• 申請號: 200810095460.1
• 申請日: 2008-04-23
• 公開（公告）號: CN101567335A
• 公開（公告）日: 2009-10-28
• 發明（設計）人: 林建廷;許哲華;程立偉
• 申請（專利權）人: 聯華電子股份有限公司
• 主分類號: H01L21/82
• 分類號: H01L21/82;H01L21/8238;H01L21/84
• 代理公司: 北京市柳沈律師事務所
• 代理人: 彭久云

技術領域

本發明關于一種制作柵極結構的方法，尤指一種制作金屬柵極結構的方法。

背景技術

隨著CMOS元件尺寸持續微縮，傳統方法中利用降低柵極介電層厚度，例如降低二氧化硅層厚度，以達到最佳化目的的方法，面臨到因電子的隧穿效應(tunneling?effect)而導致漏電流過大的物理限制。為了有效延展邏輯元件的世代演進，高介電常數(以下簡稱為High-K)材料因具有可有效降低物理極限厚度，并且在相同的等效氧化層厚度(equivalent?oxide?thickness，以下簡稱為EOT)下，有效降低漏電流并達成等效電容以控制溝道開關等優點，而被用以取代傳統二氧化硅層或氮氧化硅層作為柵極介電層。

此外，現今的金屬氧化物半導體場效晶體管(Metal-Oxide-SemiconductorField-Effect?Transistors；MOSFET)多數是利用多晶硅(polysilicon)材料來制作柵極(gate)。但是，既有的摻雜多晶硅材料做為柵極結構的方法尚存在多晶硅柵極的耗盡效應(Depletion?Effect)及硼穿透(Boron?Penetration)至溝道區域等問題。

以多晶硅柵極的耗盡效應為例，多晶硅柵極在反轉階段(Inversion)會在多晶硅鄰近柵極介電質(Gate?Dielectric)的區域產生載流子(Carrier)耗盡的現象。假若此多晶硅柵極發生多晶硅柵極的耗盡效應，則其有效柵極電容(EffectGate?Capacitance)會降低。但是，良好的電子產品的金屬氧化物半導體(Metal-Oxide?Semiconductor；MOS)晶體管卻應該具有高單位的柵極電容。因為，柵極電容越高時，柵極電容兩邊會累積越多的電荷，所以溝道中便可以有更多的電荷累積，故當金屬氧化物半導體(MOS)晶體管電連接至偏壓時，源極/漏極(Source/Drain)之間的電流流動率會更良好。

為避免上述多晶硅柵極的耗盡效應及硼穿透等問題，業界已致力于研究利用金屬柵極取代多晶硅柵極，亦即使用金屬材料來取代傳統技術中制作多晶硅柵極時所使用的多晶硅材料，以其解決上述問題并降低柵極的電阻值。

目前便有許多新的金屬材料被研制生產，例如利用雙功函數(doublework?function)金屬來取代傳統的多晶硅柵極，用以作為匹配High-K柵極介電層的控制電極。此外，這些金屬材料需具有高熱穩定性，且對于P型金屬氧化物半導體(PMOS)及N型金屬氧化物半導體(NMOS)元件分別具有適當的功函數(work?function)。然而，如此一來，如何將這些金屬柵極統合于已知的金屬氧化物半導體(MOS)晶體管工藝中，便成為目前業界亟需研究的另一重大課題。

發明內容

本發明關于一種制作柵極結構的方法，尤指一種制作金屬柵極結構的方法。

根據本發明的權利要求，披露一種制作金屬柵極結構的方法，包含有提供一半導體基底，該半導體基底上定義有至少一隔離區域和至少一有源區域；于該半導體基底上形成一多晶硅材料；平坦化該多晶硅材料，以于該半導體基底上形成一平坦的多晶硅材料；圖案化該平坦化的多晶硅材料，以于該半導體基底上形成至少一第一柵極與一第二柵極，其中該第一柵極位于該有源區域上而該第二柵極則有部分橫跨于該隔離區域上；于該半導體基底上形成一層間介電材料覆蓋這些柵極；平坦化該層間介電材料，直至暴露出這些柵極，以及形成一層間介電層；移除這些柵極，以于該層間介電層中形成分別對應至該第一柵極與第二柵極的一第一凹槽和一第二凹槽；形成一柵極介電材料位于這些凹槽的一表面上；于這些凹槽中形成至少一金屬材料；以及進行一平坦化工藝，以形成分別對應至該第一凹槽與第二凹槽的第一金屬柵極結構與第二金屬柵極結構。