[發(fā)明專利]集成電路中虛擬電源干線的調(diào)制

無(wú)效

• 申請(qǐng)?zhí)枺?/td>: 200810092818.5
• 申請(qǐng)日: 2008-05-04
• 公開(kāi)（公告）號(hào): CN101304249A
• 公開(kāi)（公告）日: 2008-11-12
• 發(fā)明（設(shè)計(jì)）人: S·S·伊岡吉;D·W·弗林;R·C·艾特肯
• 申請(qǐng)（專利權(quán)）人: ARM有限公司
• 主分類號(hào): H03K19/00
• 分類號(hào): H03K19/00;H03K19/0948;H03K19/173
• 代理公司: 中國(guó)專利代理(香港)有限公司
• 代理人: 王岳;王小衡

1、一種集成電路，其包含：

耦合到虛擬電源干線的開(kāi)關(guān)塊，用以將所述虛擬電源干線耦合到具有源電壓電平的電源；

耦合到所述開(kāi)關(guān)塊的開(kāi)關(guān)控制器，用以通過(guò)所述開(kāi)關(guān)塊控制傳導(dǎo)，并因此選擇性地將所述虛擬電源干線連接到具有所述源電壓電平的所述電源；以及

耦合到所述第二電源干線的邏輯電路，以從其中提取功率；其中

所述開(kāi)關(guān)控制器通過(guò)所述開(kāi)關(guān)塊調(diào)制傳導(dǎo)以將所述第二電源干線維持在中間電壓電平上。

2、如權(quán)利要求1所述的集成電路，其包含耦合到所述電源的電源干線，所述開(kāi)關(guān)塊耦合到所述電源干線并且用于通過(guò)所述電源干線將所述虛擬電源干線連接到所述電源。

3、如權(quán)利要求1所述的集成電路，其中所述開(kāi)關(guān)控制器執(zhí)行反饋控制以便調(diào)整所述調(diào)制以將所述中間電壓維持在預(yù)定的電壓范圍內(nèi)。

4、如權(quán)利要求3所述的集成電路，其中所述開(kāi)關(guān)控制器控制所述調(diào)制的占空率以依照所述反饋控制來(lái)維持所述中間電壓。

5、如權(quán)利要求1所述的集成電路，其中：

當(dāng)所述邏輯塊未被激活并且所述中間電壓導(dǎo)致大于所述邏輯塊兩端的最小保持電壓時(shí)，所述邏輯塊靜態(tài)地保持一個(gè)或多個(gè)狀態(tài)信號(hào)值；并且

所述開(kāi)關(guān)控制器通過(guò)所述開(kāi)關(guān)塊調(diào)制傳導(dǎo)，以使所述中間電壓導(dǎo)致大于所述邏輯塊兩端的最小保持電壓，并且所述一個(gè)或多個(gè)狀態(tài)信號(hào)值被保持在所述邏輯塊中，所述邏輯塊中的平均泄漏電流小于當(dāng)所述第二電源干線持續(xù)地處于所述源電壓電平時(shí)。

6、如權(quán)利要求2所述的集成電路，其中所述開(kāi)關(guān)塊是管座塊，所述第一電源干線是供電電壓干線并且所述虛擬電源干線是虛擬供電電壓干線。

7、如權(quán)利要求2所述的集成電路，其中所述開(kāi)關(guān)塊是底座塊，所述電源干線是接地電壓干線并且所述虛擬電源干線是虛擬接地電壓干線。

8、如權(quán)利要求1所述的集成電路，其中所述開(kāi)關(guān)塊包含至少一個(gè)強(qiáng)晶體管和至少一個(gè)弱晶體管，當(dāng)切換到導(dǎo)通狀態(tài)時(shí)該強(qiáng)晶體管具有高的傳導(dǎo)性，當(dāng)切換到導(dǎo)通狀態(tài)時(shí)該弱晶體管具有低的傳導(dǎo)性。

9、如權(quán)利要求8所述的集成電路，其中，當(dāng)所述強(qiáng)晶體管保持在基本上非導(dǎo)通的狀態(tài)時(shí)，所述開(kāi)關(guān)控制器通過(guò)所述弱晶體管調(diào)制傳導(dǎo)以維持所述中間電壓。

10、如權(quán)利要求3所述的集成電路，其中所述開(kāi)關(guān)控制器的所述反饋控制具有滯后特征從而使得所述中間電壓在所述預(yù)定范圍內(nèi)遵循周期變化。

11、如權(quán)利要求3所述的集成電路，其中所述開(kāi)關(guān)控制器的反饋控制具有滯后特征從而使得：

當(dāng)所述中間電壓高于與所述源電壓電平的預(yù)定最大差值時(shí)，所述開(kāi)關(guān)塊被切換到導(dǎo)通狀態(tài)；并且

當(dāng)所述中間電壓低于與所述源電壓電平的預(yù)定最小差值時(shí)，所述開(kāi)關(guān)塊被切換到非導(dǎo)通狀態(tài)。

12、如權(quán)利要求3所述的集成電路，其中所述預(yù)定的電壓范圍具有由所述開(kāi)關(guān)控制器中產(chǎn)生的一個(gè)或多個(gè)信號(hào)定義的端點(diǎn)。

13、如權(quán)利要求1所述的集成電路，其包含多個(gè)開(kāi)關(guān)塊，其中每個(gè)開(kāi)關(guān)塊都具有相關(guān)的開(kāi)關(guān)控制器。

14、如權(quán)利要求13所述的集成電路，其中所述開(kāi)關(guān)塊的子集以及相關(guān)的開(kāi)關(guān)控制器用于通過(guò)所述調(diào)制來(lái)維持所述中間電壓。

15、如權(quán)利要求13所述的集成電路，其中每個(gè)開(kāi)關(guān)塊和開(kāi)關(guān)控制器都是自調(diào)節(jié)的，該開(kāi)關(guān)塊和開(kāi)關(guān)控制器通過(guò)調(diào)制來(lái)維持所述虛擬電源干線上的中間電壓。

16、如權(quán)利要求1所述的集成電路，其中所述集成電路由CMOS晶體管構(gòu)成。

17、如權(quán)利要求15所述的集成電路，其中所述集成電路由MTCMOS晶體管構(gòu)成。

18、如權(quán)利要求1所述的集成電路，其中所述集成電路由絕緣裝置上的硅構(gòu)成。

19、如權(quán)利要求1所述的集成電路，其中所述邏輯塊包含多個(gè)邏輯單元。

20、如權(quán)利要求1所述的集成電路，其中所述邏輯塊是被計(jì)時(shí)的邏輯塊，其響應(yīng)于時(shí)鐘輸入信號(hào)來(lái)執(zhí)行處理操作并且當(dāng)所述時(shí)鐘輸入信號(hào)是靜態(tài)時(shí)保持狀態(tài)信號(hào)值。