[發明專利]半導體裝置及其制造方法

有效

• 申請號: 200810092432.4
• 申請日: 2008-04-11
• 公開（公告）號: CN101556921A
• 公開（公告）日: 2009-10-14
• 發明（設計）人: 林治平;莊璧光;張弘立;陳世明;楊曉瑩;劉亞勝
• 申請（專利權）人: 世界先進積體電路股份有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8234;H01L29/78;H01L29/06;H01L27/04
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 任默聞

技術領域

本發明是有關于一種半導體裝置的制造方法，且特別是有關于一種用可提高操作電壓的半導體裝置的制造方法。

背景技術

高壓金屬氧化物半導體晶體管被廣泛地應用于許多電子裝置中，如中央處理器的電壓供應器、電源管理系統、交直流轉換器等。由于高壓金屬氧化物半晶體管通常是操作于高操作電壓之下，因此可能會造成一高電場而導致溝道與漏極的接合面附近產生極多的熱電子。這些熱電子會將漏極附近的電子提升至導通帶中而形成電子-空穴對，而對漏極附近的共價電子造成影響。大部份因熱電子而被離子化后的電子會移動至漏極并增大漏極電流Id，而另一少部份的離子化電子會注入且陷入柵極氧化層中，導致柵極臨限電壓的改變。相反地，因熱電子而產生的空穴會流向襯底而產生一漏極電流Isub。當操作電壓上升時，電子-空穴對的數量也會跟著增加而造成所謂的“載流子倍增”(carrier?multiplication)現象。

圖1顯示一傳統具有側邊擴散漏極區的高壓金屬氧化物半導體晶體管的剖面圖。如圖1所示，高壓金屬氧化物半導體晶體管130形成于一半導體晶片110上。半導體晶片110具有一P型硅襯底111以及一形成于P型硅襯底111表面上的P型外延(epitaxial)層112。高壓金屬氧化物半導體晶體管130具有一P型阱121、一形成于P型阱121中的N型源極區122、一形成于P型外延層112中的N型漏極區124、以及一柵極114。

當上述的漏極電流Isub流經P型硅襯底111時，P型硅襯底111本身的電阻Rsub會產生一個感應電壓Vb。如果感應電壓Vb夠大時，P型硅襯底111與源極122間便會發生順向偏壓且同時形成所謂的寄生雙載流子結晶體管140。當寄生晶體管140被導通時，由漏極124流向源極122的電流會大增，而產生電崩潰現象，導致高壓金屬氧化物半導體晶體管130故障。

在某些高壓金屬氧化物半導體晶體管中，為了提供一更高的崩潰電壓，其源/漏極都使用了一種稱為雙擴散漏極(Double?Diffuse?Drain)的結構。圖2顯示了在美國第5770880號所揭露的具有雙擴散漏極的高壓金屬氧化物半導體晶體管。一襯底210具有N型基體212。在柵極氧化層222上的柵極220形成于一源極230及漏極240之間。源極與漏極實質上是相同而可互換的，因此以下將僅對漏極進行說明。每一個漏極具有一雙重擴散區，包括一第一重的濃摻雜接觸區214以及一淡摻雜區216。這些擴散摻雜區是經由在氧化層218上形成開口219后對襯底210露出的表面進行P型離子(如硼離子)植入、再進行退火步驟使離子擴散進入襯底210而形成P型摻雜區214及216。接觸區214通常是被局限于表面而沒有深入N型基體212中。第二重的淡摻雜區216則是深入基體212中且有部份位于柵極220下方。摻雜區216與N型基體212間形成一接合面，此接合面即提供了元件的崩潰電壓值。擴散摻雜區216具有一低摻雜濃度梯度，可降低在基體-漏極接合面附近造成反向偏壓的電場大小。如此可使得元件在崩潰電壓達到之前，可于一高電壓之下操作。然而，制造上述元件需要較復雜的工藝且可能需要額外的掩膜，因此制造成本也較高。

因此，極需一種新的半導體裝置及其制造方法，可改善元件的崩潰電壓且不需額外增加制造成本。

發明內容

本發明提供一種半導體裝置及其制造方法，該半導體裝置包括：一半導體襯底，包括一第一型阱和一第二型阱；多個結區，位于該第一型阱和一第二型阱之間，其中每個結區位于該第一型阱和該第二型阱之間，且緊鄰該第一型和第二型阱，其中所述多個結區摻雜有P型離子和N型離子；一柵極，設置于該半導體襯底上，且該柵極位于所述多個結區之至少二者之上；以及一源極和一漏極，設置于該柵極兩側的該半導體襯底中。

本發明又提供一種半導體裝置的制造方法，包括：提供一半導體襯底；形成一第一型阱于該半導體襯底中；以及形成一第二型阱和多個結區于該半導體襯底中，其中所述多個結區的每一個位于該第一型阱和該第二型阱之間，且緊鄰該第一型阱和該第二型阱；

其中所述第一型阱、所述第二型阱和所述多個結區的形成方法包括：

形成一第一光阻層于所述半導體襯底上；

提供一第一掩膜；

利用所述第一掩膜進行一曝光工藝，以轉移所述第一掩膜上的圖案至所述半導體襯底上的所述第一光阻層中；

以所述第一光阻層作為掩膜，進行一第一型離子布植工藝，以形成所述第一型阱于所述半導體襯底中；

移除所述第一光阻層；

形成一第二光阻層于所述半導體襯底上；

提供一第二掩膜；