[發明專利]包括加法器驅動電路的數模轉換電路和顯示器無效
| 申請號: | 200810092393.8 | 申請日: | 2008-04-28 |
| 公開(公告)號: | CN101295485A | 公開(公告)日: | 2008-10-29 |
| 發明(設計)人: | 梅田謙吾 | 申請(專利權)人: | 恩益禧電子股份有限公司 |
| 主分類號: | G09G3/36 | 分類號: | G09G3/36;H03M1/66;H03M1/80 |
| 代理公司: | 中原信達知識產權代理有限責任公司 | 代理人: | 陸錦華;郇春艷 |
| 地址: | 日本*** | 國省代碼: | 日本;JP |
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| 摘要: | |||
| 搜索關鍵詞: | 包括 加法器 驅動 電路 數模 轉換 顯示器 | ||
技術領域
本發明涉及一種用于將數字信號轉換為模擬信號的數模(D/A)轉換器、用于顯示器的驅動電路、以及使用所述驅動電路的顯示器。
背景技術
由于輕、薄和功耗低的特性,液晶顯示器(LCD)作為信息通信時代主要的平板顯示器被廣泛用于辦公自動化、消費應用、工業應用等領域。一般,這種液晶顯示器設置有液晶驅動電路(液晶驅動IC),液晶驅動電路包括灰度電壓產生器、解碼器電路、放大器等部件。灰度電壓產生器產生多個灰度電壓。解碼器電路根據輸入的圖像數據,從多個灰度電壓中選擇相對應的灰度電壓。放大器對于由解碼器電路選擇的灰度電壓進行電流放大,然后經由源布線提供給液晶面板。
圖22為示出傳統8位類型的源側液晶驅動電路1的配置的方框圖。如圖22所示,源側液晶驅動電路1包括接收器和串行/并行轉換電路2、移位寄存器電路3、鎖存電路4、灰度電壓產生電路5、解碼器電路6、放大器7等等。接收器和串行/并行轉換電路2接收從定時控制器(未示出)發出的串行圖像數據,將該圖像數據轉換為并行逐像素灰度數據D00至D07。移位寄存器電路3根據輸入的時鐘信號,產生要用于鎖存電路4的數據捕獲信號,并將該信號輸出到鎖存電路4。
根據從移位寄存器電路3輸入的數據捕獲信號,鎖存電路4保留與輸出數目相對應的數字灰度數據。灰度電壓產生電路5產生灰度電壓VDATA0至VDATA255,并將其輸入解碼器電路6。在輸入的灰度電壓VDATA0至VDATA255中,解碼器電路6對于每個輸出選擇與從鎖存電路4發出的灰度數據D00至D07相對應的灰度電壓。注意,在解碼器電路6中,灰度電壓VDATA0至VDATA255被同樣極性的輸出共享。
之后,在輸出數目為720的情形下,解碼器電路6選擇的每個灰度電壓例如被輸出到多個放大器7的輸入端子t1至t720,多個放大器7被分別設置用于每個輸出。當解碼器電路6選擇灰度電壓后,多個放大器7的所有輸出對源布線(out1至out720)進行充電和放電,并經由源布線將選擇的電壓提供給液晶顯示面板上相對應的像素。
圖23示出傳統解碼器電路6的配置。如圖23所示,解碼器電路6包括與輸出數目相對應的720個解碼器單元電路61?;叶入妷篤DATA0至VDATA255被720個解碼器單元電路61共享。在控制單元中每個解碼器單元電路61可配置為8個串聯的開關器件62,灰度數據D00至D07的部分被分別輸入這些開關器件62?;叶入妷篤DATA0至VDATA255被分別提供給串聯的8個開關器件62的第一端,開關器件62的第二端被集中連接到放大器7的輸入端子。這些開關器件62被控制為根據從鎖存電路5發出的灰度數據VDATA0至VDATA255而導通/斷開。然后,在灰度電壓VDATA0至VDATA255中,所有8個開關器件62都導通的灰度電壓被輸出到放大器7的輸入端子t1至t720的每一個。注意,解碼器電路6可配置為其它形式。
近年來,越來越要求在用于電視機的液晶顯示器上顯示更多顏色。因此,對多位液晶驅動電路的需要逐年增長,10位或12位的液晶驅動電路已經成為主流。但是,在上述解碼器電路6中,對于每個附加位,要求雙倍數目的開關器件62,并且電路面積也翻倍。由于解碼器電路6部分占據液晶驅動電路的芯片面積的大部分,所以位數的增加在很大程度上增加了液晶驅動電路的芯片面積。例如,10位液晶驅動電路所需要的芯片面積是8位液晶驅動電路的芯片面積的4倍。而對于12位液晶驅動電路,則芯片面積需要8位液晶驅動電路的芯片面積的16倍。因此,液晶驅動電路的成本上升,同時其實現的可能性降低。類似地,對于每個附加位,灰度電壓(灰度線)所需的布線數目也倍增,在多位的情形下會過度增加布線的數量。布線數量的這種增加影響芯片面積。
因此,僅通過簡單的灰度電壓產生電路5和解碼器電路6難以實現多位液晶驅動電路。出于這一點,提出了縮小解碼器電路6的面積和灰度線數目的傳統技術(專利文獻1)。圖24示出專利文獻1所述的傳統D/A轉換電路10。圖24所示的傳統D/A轉換電路10是6位液晶驅動電路的實例。D/A轉換電路10設置有梯形(ladder)電阻電路11、解碼器電路12、放大器電路13以及電容分壓電路14,梯形電阻電路11產生電壓V1至V17,電容分壓電路14包括電容器C1、C2、C3。電容器C1、C2、C3的電容量之比設定為1∶2∶1。
這里,對日本專利申請特開No.Hei?11-109928所述的傳統D/A轉換電路10的操作給出說明。
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