[發明專利]半導體存儲器件

無效

• 申請號: 200810092160.8
• 申請日: 2008-04-10
• 公開（公告）號: CN101286361A
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 飯田真久;大田清人
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C11/406
• 分類號: G11C11/406
• 代理公司: 北京市金杜律師事務所
• 代理人: 王茂華

技術領域

本發明涉及半導體存儲器件，尤其是涉及DRAM(DynamicRandom?Access?Memory：動態隨機存取存儲器)的更新動作。

背景技術

近年來，為了以低成本實現SOC(System?On?Chip)，對混載用DRAM要求高集成度。占據存儲器的大部分面積的是具有多個存儲單元的存儲器陣列。此前，為了實現高集成度，通過使用了存儲單元晶體管或高介電常數絕緣膜的存儲電容器的微細化技術而進行了存儲單元面積的小型化。

當例如為堆棧(stack)型存儲單元時，對于由微細化帶來的電容器面積的減少，而導入新的高介電常數絕緣膜，謀求確保電容器電容。可是，為了增大存儲單元的電容器電容，需要使絕緣膜厚度薄到極限，據此，電容絕緣膜的溝道泄漏電流增大。進而，在微細化工藝中，強烈要求邏輯兼容性，所以存儲節點變為硅化物，但這會導致存儲節點的面結泄漏增大。因此，存儲單元的電荷保持時間減少，出現比以往更頻繁地使字線激活來進行更新動作的需要。

在以往，為了提高更新頻度，增加從外部對DRAM輸入的更新命令(自動更新命令等)的輸入頻度，但在這種情況下，從外部對DRAM進行讀寫訪問的訪問效率實際上減少，產生系統性能受到限制的問題。例如，在電荷保持時間1ms中更新字線是4096條的DRAM時，以往的來自外部的自動更新命令的輸入頻度需要在244ns中輸入1次。DRAM的隨機周期是100ns時，需要在2個周期內輸入1次更新命令。

此外，還存在這樣的技術：在輸入來自外部的自動更新命令時，在DRAM內部使多條字線激活，從而減少來自外部的更新命令的輸入頻度。可是，由于同時使很多的存儲塊激活時的瞬間電流的增大引起的電源電壓降或噪聲，動作容限減少，所以在同時能激活的最大字線數上存在界限。因此，存儲單元的電荷保持時間進一步減少時，提高來自外部的自動更新命令的輸入頻度是不可避免的。

對于這些技術，在日本特開2005-203092號公報(專利文獻1)中記載了在通常的讀寫訪問動作時，同時更新不進行來自外部的讀寫訪問(外部訪問)的存儲塊的技術。

圖26是所述專利文獻1中記載的以往的半導體存儲器件的主要部分結構框圖。

在圖26中，RAC是行地址計數器，存儲體0、存儲體1、…存儲體14、存儲體15是存儲體，WADD<6:0>是字線地址，WRAC<6:0>是更新字線地址，BSEL<15:0>是存儲體選擇信號；RBSEL<15:0>是更新存儲體選擇信號。

根據本結構，通過所述更新存儲體選擇信號RBSEL<15:0>，選擇與由所述條選擇信號BSEL<15:0>指定的存儲體不同的存儲體，能與外部訪問同時進行更新。在外部訪問的存儲體和所要更新的存儲體沖突時，該存儲體的更新是不可能的，所以在安裝有該半導體存儲器件的系統(不圖示)中避免存儲體競爭。

此外，在與各存儲體對應的行地址計數器RAC獨立存儲各存儲體內的字線中已被更新的字線。據此，在所述行地址計數器RAC中，進行各存儲體內的更新的字線的地址管理，因此在系統一側不需要考慮各存儲體內的字線的地址管理。

因此，在所述專利文獻1記載的技術中，避免預定次數的存儲體競爭而只對各存儲體輸入更新存儲體選擇信號RBSEL<15:0>，由此能夠進行該半導體存儲器件中具有的多個存儲體內的全部存儲單元的更新。這里，例如在各存儲體內具有128條字線時，如果采用在存儲單元的單元電荷保持時間內對各存儲體輸入128個更新命令的方式在系統一側避免競爭，就能保證全部存儲單元的更新。

發明內容

可是，在不使用存儲體結構的半導體存儲器件中，系統一側無法以塊為單位進行向該半導體存儲器件內的存儲塊的訪問，因此根據所述專利文獻1記載的技術，系統一側不可能仲裁對外部訪問存儲塊的訪問和對內部更新存儲塊的訪問的競爭。

此外，在所述專利文獻1記載的技術中，與各存儲體對應的行地址計數器分散配置在半導體存儲器件內，所以該半導體存儲器件的面積增大將成為一個問題。