[發明專利]半導體元件圖案化的工藝方法

有效

• 申請號: 200810091635.1
• 申請日: 2008-04-11
• 公開（公告）號: CN101556902A
• 公開（公告）日: 2009-10-14
• 發明（設計）人: 徐維成;王雅志
• 申請（專利權）人: 南亞科技股份有限公司
• 主分類號: H01L21/00
• 分類號: H01L21/00;H01L21/027
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳 晨;吳世華

1.一種半導體元件圖案化的工藝方法，其特征在于步驟包括：

提供一基底，該基底表面依序形成有一目標層和一襯層；

圖案化該襯層，形成多個矩形島狀結構單體于該目標層上，且所述多個矩形島狀結構單體以對稱式棋盤排列方式形成于該目標層上；

形成一間隙壁于各所述多個矩形島狀結構單體的側壁上，并暴露部分目標層；

移除所述多個矩形島狀結構單體；以及

選擇性地移除部分目標層，借此而在該目標層上形成排列密度高于對稱式棋盤排列的陣列式排列的圖案。

2.如權利要求1所述的半導體元件圖案化的工藝方法，其特征在于該間隙壁的形成方法包括：

共形地形成一間隙壁材料層于該目標層和所述多個矩形島狀結構單體上，以覆蓋部分該目標層和所述多個矩形島狀結構單體；以及

移除部分間隙壁材料層，以暴露部分該目標層。

3.如權利要求2所述的半導體元件圖案化的工藝方法，其特征在于移除部分間隙壁材料層的方法包括一各向異性蝕刻法。

4.一種半導體元件圖案化的工藝方法，其特征在于步驟包括：

提供一基底，該基底表面依序形成有一目標層和一襯層；

圖案化該襯層，形成多個矩形島狀結構單體于該目標層上，且所述多個矩形島狀結構單體以對稱式棋盤排列方式形成于該目標層上；

形成一間隙壁于各所述多個矩形島狀結構單體的側壁上，并暴露部分目標層；

形成一填充層以覆蓋該暴露部分目標層；

移除該間隙壁層；以及

以該填充層以及所述多個矩形島狀結構單體為硬罩層，以部分地移除該目標層，以此而在該目標層上形成排列密度高于對稱式棋盤排列的陣列式排列的圖案。

5.如權利要求4所述的半導體元件圖案化的工藝方法，其特征在于該間隙壁的形成方法包括：

共形地形成一間隙壁材料層于該目標層和所述多個矩形島狀結構單體上，以覆蓋部分該目標層和所述多個矩形島狀結構單體；以及

移除部分間隙壁材料層，以暴露部分該目標層。

6.如權利要求5所述的半導體元件圖案化的工藝方法，其特征在于移除部分間隙壁材料層的方法包括一各向異性蝕刻法。

7.如權利要求6所述的半導體元件圖案化的工藝方法，其特征在于該填充層的形成方式包括：

形成一填充材料于該基底上以覆蓋所述多個矩形島狀結構單體、該間隙壁和暴露的部分該目標層；以及

移除部分填充材料以暴露所述多個矩形島狀結構單體和該間隙壁。

8.如權利要求4所述的半導體元件圖案化的工藝方法，其特征在于該填充層的形成方式包括：

形成一填充材料于該基底上以覆蓋所述多個矩形島狀結構單體、該間隙壁和暴露的部分該目標層；以及

移除部分填充材料以暴露所述多個矩形島狀結構單體和該間隙壁。

9.如權利要求8所述的半導體元件圖案化的工藝方法，其特征在于移除部分填充材料的方法包括一化學機械研磨法。