[發明專利]制造半導體器件的方法

無效

• 申請號: 200810090415.7
• 申請日: 2008-03-31
• 公開（公告）號: CN101335244A
• 公開（公告）日: 2008-12-31
• 發明（設計）人: 李敏碩
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: H01L21/8242
• 分類號: H01L21/8242;H01L21/768
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 劉繼富;顧晉偉

相關申請

本發明要求2007年6月26日提交的韓國專利申請10-2007-0062813的優先權，在此通過引用將其全部內容并入。

技術領域

本發明涉及半導體器件制造技術，更具體涉及制造具有垂直溝道晶體管的半導體器件的方法。

背景技術

隨著半導體器件變得高度集成，晶體管的溝道長度逐漸降低。但是，晶體管的溝道長度的降低導致短溝道效應例如漏致勢壘降低(DIBL)現象、熱載流子效應和穿通效應。為了解決上述局限，已經提出各種方法，例如減小結區深度的方法和通過形成凹陷來增加有效溝道長度的方法。

但是，隨著半導體存儲器件的集成度增加，尤其是千兆位級動態隨機存取存儲器(DRAM)，需要尺寸更小的晶體管。即，需要具有小于8F²(F：最小特征尺寸)的器件面積(優選4F²的器件面積)的千兆位DRAM的晶體管。因此，即使晶體管的溝道長度按比例縮小，其中柵極電極形成在半導體襯底上以及結形成在柵極電極的每一側上的傳統平面晶體管難以具有滿足所要求的器件面積。一種解決方案是使用垂直溝道晶體管。

圖1說明傳統具有垂直溝道晶體管的半導體器件的透視圖。

參照圖1，多個柱狀物P形成在襯底100上。柱狀物P由與襯底100相同的材料制成，并且排列在互相垂直的第一方向X-X’和第二方向Y-Y’。通過使用硬掩模圖案(沒有示出)蝕刻襯底100形成柱狀物P。

圍繞柱狀物P且沿著第一方向X-X’延伸的掩埋位線101在第一方向X-X’上排列的柱狀物P之間的襯底100上形成。在襯底100中通過雜質注入形成掩埋位線101，并且該掩埋位線101被隔離溝槽T隔開。

在柱狀物P的周圍，形成圍繞柱狀物P的柵極電極(沒有示出)。形成字線102，該字線102電連接至柵極電極并在第二方向Y-Y’延伸。

在該柱狀物P上形成存儲電極104。接觸塞103可插入柱狀物P與存儲電極104之間。

由于在上述半導體器件中在垂直于襯底表面的方向上形成溝道，因此可增加晶體管的溝道長度而不考慮器件面積。因此，可防止短溝道效應。此外，由于柵極電極圍繞柱狀物，因此增加晶體管的溝道寬度，使得可改善晶體管的操作電流。

然而，在形成降低器件特性的掩埋位線的工藝期間產生限制。該問題將參照圖2A與2B在下面進行詳細說明。

圖2A與2B說明制造具有垂直溝道晶體管的傳統半導體器件的方法的橫截面圖。具體地，圖2A與2B為沿著第1圖的虛線Y-Y’的橫截面圖。此外，由于提供圖2A與2B以說明在形成掩埋位線的工藝期間所發生的問題，因此將提供簡要說明。

如圖2A中所示，所提出的結構包括具有在第一方向和第二方向上排列的多個柱狀物P的襯底200、形成在柱狀物P上的硬掩模圖案201、及圍繞柱狀物P的下部的柵極電極202。然后，在柱狀物P之間的襯底200中摻雜位線雜質，以形成位線雜質區203。此時，位線雜質的摻雜可通過離子注入來實施。

如圖2B中所示，在整個襯底結構上形成絕緣層204，并接著實施平坦化。

在平坦化的絕緣層204上形成光刻膠圖案(沒有圖示)。使用光刻膠圖案作為蝕刻掩模蝕刻絕緣層204，使得襯底200部分暴露出。蝕刻暴露的襯底200至給定深度。因此，在第一方向排列的柱狀物P各列之間的襯底200中形成隔離溝槽T，其沿著平行于第一方向的方向延伸。此時，隔離溝槽T形成為具有一定深度，該深度延伸至位線雜質區203下方。因此，限定圍繞柱狀物P并沿著第一方向延伸的掩埋位線203A。

接著，雖然在圖中沒有示出，但順序實施形成電連接至柵極電極并沿著第二方向延伸的字線的工藝、移除硬掩模圖案201以暴露出柱狀物P的工藝、及在暴露的柱狀物P上形成接觸塞和存儲電極的工藝。

然而，在與傳統使用金屬層的位線的電阻比較時，由于掩埋位線203A通過雜質注入形成，因此掩埋位線203A的電阻Rs增加。特別地，當減少器件的面積時，由雜質摻雜所形成的位線的電阻增加。圖3說明與器件面積相應的位線電阻。此外，在由雜質摻雜所形成的位線的界面處存在耗盡區，使得位線電容增加。

發明內容

本發明提供一種制造具有垂直溝道晶體管的半導體器件的方法，其中通過使用代替傳統雜質摻雜工藝的硅化物形成工藝來形成位線。