[發明專利]時鐘數據恢復電路及其操作方法

無效

• 申請號: 200810087517.3
• 申請日: 2008-03-19
• 公開（公告）號: CN101425327A
• 公開（公告）日: 2009-05-06
• 發明（設計）人: 金敬勛;姜宗昊;金容棋;權大漢;卞相淵
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/22
• 分類號: G11C7/22;G11C7/10;H03H17/02
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊林森;楊紅梅

相關申請的交叉引用

本發明要求2007年11月2日提交的韓國專利申請No.10-2007- 0111492的優先權，其整體內容通過引用結合于此。

技術領域

本發明涉及高速半導體存儲裝置，且更具體地，本發明涉及能夠恢復 半導體存儲裝置之內的在高速信號及數據處理期間發生的失真的時鐘數 據恢復(CDR)電路及其操作方法。

背景技術

在具有多種半導體裝置的系統中，半導體存儲裝置充當數據存儲裝 置。半導體存儲裝置輸出對應于從數據處理器例如中央處理單元(CPU)接 收的地址的數據，或將從數據處理器接收的數據存儲到連同該數據輸入的 地址所選擇的存儲單元中。

隨著系統的操作速度增加且半導體集成技術發展，數據處理器需要半 導體存儲裝置以更高速度輸入/輸出數據。為使半導體存儲裝置更快且更 穩定地操作，多種內部電路必須能夠以高速操作并以高速在電路之間傳送 信號或數據。

為將半導體存儲裝置應用于高速系統，用于信號或數據傳送的接口速 度亦已增加。在半導體存儲裝置中使用時鐘數據恢復(CDR)方法以便防止 接口操作期間由噪聲或干擾產生的信號或數據失真所導致的故障或不穩 定操作。

為在高速傳送信號或數據中獲得可靠性，半導體存儲裝置使用CDR 電路。CDR技術本質上用于高性能系統且恢復傳輸時因噪聲及干擾造成失 真或改變的數據及時鐘。

數據及時鐘的傳輸可因若干原因而在半導體存儲裝置內的數據及時 鐘傳輸路徑上延遲。此延遲妨礙接收數據及時鐘以及進行相應操作的過 程，從而導致半導體存儲裝置的故障。為防止半導體存儲裝置的故障，半 導體存儲裝置的內部電路與外部參考時鐘同步執行其內部操作。因此，當 參考時鐘的相位與內部操作中所使用的內部時鐘的相位不一致時，半導體 存儲裝置的內部電路必須根據相位差的檢測結果受到控制。例如，改變內 部時鐘的相位，或內部電路在考慮內部時鐘的當前狀態的情況下執行其內 部操作。

CDR電路包括：相位比較器，其用于檢測參考時鐘與內部時鐘之間的 相位差；以及濾波器，其用于對所檢測相位差進行濾波以輸出檢測結果。

圖1為傳統CDR電路的框圖。

參考圖1，CDR電路包括相位比較器110及數字濾波器100。該數字 濾波器100包括滯后數字濾波器100A及超前數字濾波器100B。

該相位比較器110比較外部參考時鐘REF的相位與用于控制內部操作 的反饋時鐘FB的相位。當該反饋時鐘FB的相位超前于該參考時鐘REF 的相位時，相位比較器110輸出相位超前信號PD_EARLY，而當該反饋時 鐘FB的相位滯后于該參考時鐘REF的相位時，輸出相位滯后信號 PD_LATE。

更具體地，滯后數字濾波器100A在預定周期內接收相位滯后信號 PD_LATE，且當反饋時鐘FB的相位繼續滯后于參考時鐘REF的相位達預定 時間時輸出滯后狀態信號LATE。超前數字濾波器100B在預定周期內接收 相位超前信號PD_EARLY，且當反饋時鐘FB的相位繼續超前于參考時鐘REF 的相位達預定時間時輸出超前信號EARLY。

滯后數字濾波器100A包括滯后加法器120A、第一狀態保持單元140A， 及滯后確定單元160A。超前數字濾波器100B包括超前加法器120B、第二 狀態保持單元140B，及超前確定單元160B。由于滯后數字濾波器100A 的內部結構類似于超前數字濾波器100B的內部結構，因此以下描述將集 中在滯后數字濾波器100A上。

滯后加法器120A將在預定周期內接收的相位滯后信號PD_LATE進行 相加。在此實施例中，滯后加法器120A由3位加法器實施，該3位加法 器將在參考時鐘REF的8個周期內接收的相位滯后信號PD_LATE進行相 加。第一狀態保持單元140A接收對應于滯后加法器120A的相加結果的滯 后和信號SUM_LATE<0:2>，并響應于參考時鐘REF而將滯后信息信號 LATE_COM<0:2>反饋至滯后加法器120A。當在參考時鐘REF的8個周期內 接收的相位滯后信號PD_LATE的相加完成時，滯后確定單元160A根據滯 后信息信號LATE_COM<0:2>輸出滯后狀態信號LATE。

圖2A為圖1的相位比較器110的電路圖。