[發(fā)明專利]無電容器DRAM及其制造和操作方法

無效

• 申請?zhí)枺?/td>: 200810086760.3
• 申請日: 2008-03-20
• 公開（公告）號: CN101355086A
• 公開（公告）日: 2009-01-28
• 發(fā)明（設計）人: 陳暎究;洪起夏;樸允童
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L29/78;H01L21/8242;H01L21/336
• 代理公司: 北京銘碩知識產(chǎn)權代理有限公司
• 代理人: 郭鴻禧;馮敏

技術領域

示例實施例涉及一種半導體裝置及其制造和操作方法。其它的示例實施例涉及一種無電容器DRAM及其制造和操作方法。

背景技術

傳統(tǒng)的動態(tài)隨機存取存儲器(DRAM)的存儲單元具有1T/1C結(jié)構(即，一個晶體管和一個電容器)。難以降低包括晶體管和電容器的傳統(tǒng)的DRAM的單元面積。

為了縮小傳統(tǒng)的DRAM，已經(jīng)公開了使用晶體管而不使用電容器來存儲數(shù)據(jù)的DRAM(例如，無電容器1T?DRAM)。傳統(tǒng)的無電容器1T?DRAM具有電浮置的溝道。

圖1A和圖1B是示出了傳統(tǒng)的無電容器1T?DRAM的剖視圖的示圖。

參照圖1A和圖1B，柵極110可以形成在絕緣體上硅(SOI)基底100上。SOI基底100可以具有這樣的結(jié)構，即，第一硅層10、氧化物層20和第二硅層30順序堆疊。柵極110可以具有這樣的結(jié)構，即，柵極絕緣層40和柵極導電層50順序堆疊。源極30a和漏極30b可以形成在柵極110的兩側(cè)的第二硅層30中。與第一硅層10電分開的浮置溝道體30c可以位于(或形成在)源極30a和漏極30b之間的第二硅層30中。

如圖1A中所描述的，如果分別將0.6V、0V和2.3V施加到柵極導電層50、源極30a和漏極30b，則電子從源極30a通過浮置溝道體30c遷移到漏極30b。由于電子碰撞導致可以在浮置溝道體30c中產(chǎn)生電子-空穴對。產(chǎn)生的空穴積聚在浮置溝道體30c中而不能遷移到外面。以這種方式產(chǎn)生的空穴被稱為過剩空穴5。過剩空穴5積聚在浮置溝道體30c中的狀態(tài)被稱為第一狀態(tài)。

如圖1B中所描述的，如果分別將0.6V、0V和-2.3V施加到柵極導電層50、源極30a和漏極30b，則正向偏壓被施加到浮置溝道體30c和漏極30b之間。可以從浮置溝道體30c去除(或遷移)過剩空穴5，并且過剩電子7可以積聚在浮置溝道體30c中。在浮置溝道體30c中積聚過剩電子7的狀態(tài)被稱為第二狀態(tài)。

因為浮置溝道體30c的第一狀態(tài)和第二狀態(tài)中的電阻彼此不同，所以第一狀態(tài)和第二狀態(tài)可以分別對應于數(shù)據(jù)值“1”和“0”。

在傳統(tǒng)的無電容器1T?DRAM中，浮置溝道體30c中的數(shù)據(jù)保持特性不可接受。在傳統(tǒng)的無電容器1T?DRAM中，因為浮置溝道體30c的相當大的面積接觸源極30a和漏極30b，所以大量的電荷會在它們之間的接面泄漏。如此，浮置溝道體30c中的數(shù)據(jù)保持時間會減少。

如果減小浮置溝道體30c的長度以縮小傳統(tǒng)的無電容器1T?DRAM，則必須提高浮置溝道體30c中的摻雜濃度以保證閾值電壓。隨著浮置溝道體30c與源極30a和漏極30b之間的接面漏電流增加，數(shù)據(jù)保持特性降低。

傳統(tǒng)的無電容器1T?DRAM可以為平面型裝置。如果浮置溝道體30c的長度降低到臨界值以下，則會發(fā)生源極30a和漏極30b之間的干擾(即，短溝道效應)。裝置的操作特性會劣化。如此，難以縮小傳統(tǒng)的無電容器1T?DRAM。

發(fā)明內(nèi)容

示例實施例涉及一種半導體裝置及其制造和操作方法。其它的示例實施例涉及一種無電容器DRAM及其制造和操作方法。

示例實施例涉及一種具有提高的數(shù)據(jù)保持特性和減小的短溝道效應的無電容器DRAM及其制造和操作方法。

根據(jù)示例實施例，提供一種無電容器DRAM，所述無電容器DRAM包括具有源極、漏極和溝道層的基底。電荷保存層可以形成在溝道層上。所述無電容器DRAM可以包括接觸溝道層和電荷保存層的柵極。

溝道層可以突出高于源極和漏極。電荷保存層可以與源極和漏極分開。

柵極形可以成在溝道層的上部的兩個相對側(cè)、電荷保存層的兩個相對側(cè)和電荷保存層的上表面上。絕緣層可以形成在溝道層的下部的兩個相對側(cè)上。

柵極可以形成在溝道層的兩個相對側(cè)、電荷保存層的兩個相對側(cè)和電荷保存層的上表面上。

電荷保存層具有的價帶可以高于溝道層具有的價帶。溝道層可以為本征半導體層或p型半導體層。電荷保存層可以為p形半導體層或化合物半導體層。化合物半導體層可以為硅鍺(SiGe)層。

基底可以包括絕緣層和形成在絕緣層上的半導體層。半導體層可以包括源極、漏極和溝道層。半導體層可以為絕緣體上硅(SOI)基底。