[發明專利]集成電路測試線產生方法與系統

無效

• 申請號: 200810086695.4
• 申請日: 2008-03-26
• 公開（公告）號: CN101286184A
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 羅增錦;李國財;吳顯揚
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;G01R31/28
• 代理公司: 隆天國際知識產權代理有限公司
• 代理人: 陳晨;吳世華

技術領域

本發明涉及一種自動化電子設計(Electronic?Design?Automation，EDA)工具軟件，特別涉及一種建立集成電路測試線的系統或平臺，例如以網絡為基礎的測試線產生器。

背景技術

在集成電路制造中，半導體晶片通常包括在相鄰晶片晶粒(wafer?die)間的切割道上的多條測試線。各測試線包括一些測試裝置，其類似于通常用以測試在晶片晶粒區形成集成電路產品的裝置。通過查看測試線上的裝置的測試結果參數，可監控、改進并完善半導體的制造工藝。

由于集成電路的尺寸持續縮小，使得集成電路裝置的密度與功能復雜性持續增加。這樣的趨勢使得現存的參數測試線結構與測試方法增加許多新的挑戰。其中一個挑戰為新技術裝置的測試線必須具有大量的測試結構以符合新半導體裝置與復雜集成電路的測試需求。然而，所屬領域的技術人員可知，目前的測試線結構僅可提供有限數量的測試裝置。

另一個挑戰為隨著技術進步，現存測試線裝置中的參數測試結果會漸漸地失去與實際集成電路性能的關系。這是由于現在的設計者/顧客可能會在其產品整合定制化裝置/電路(例如知識產權IPs)以得到特定的電路功能，然而半導體制造結構僅提供對應于一特定的技術的一般測試線裝置。目前由于有限的測試裝置空間，使得定制化的裝置無法在傳統測試線上呈現并測試。

另一個挑戰為在新技術中，需要可制造性設計(design?formanufacturability，DFM)。目前的文獻與測試結構設計者由于忽略了布局形式對于裝置制造合格率的影響，使得他們都著重電性特征勝過布局形式。為了分析特定布局形式與工藝合格率的關系并得到一組較佳的測試結構布局，其中此結構布局可在新技術產生時產生可預測的制造合格率，設計者在使用傳統的測試線的情況下，會需要比目前更多測試資源。

另一個半導體研發設計領域的技術人員都知的傳統測試線限制為，在半導體制造中，集成電路的產品通常需要一段長期的試驗性生產線(pilot?line)發展階段，在此周期中，需要大量的設計實驗(design-on-experiment，DOE)以及統計分析以得到最佳的工藝參數并達到高制造合格率的工藝。設計實驗與統計分析需要在不同的工藝條件下形成大量的測試裝置，并且通過統計分析測試結果得到最佳的工藝參數。由于在傳統測試線上可得到的測試裝置空間有限，因此需要大量的測試晶片才可以得到可靠的測試結果。此外，在新技術中調整測試流程需要更多設計實驗與統計分析，這對于研發設計的花費具有很大的影響。

有鑒于以上傳統參數測試線的問題與新技術所需的增加測試工作等的問題，需要一種通用的芯片上矩陣測試線(matrix?testline，或稱MUX測試線)用以存取現今設計者發展出的大量測試裝置。矩陣測試線的結構與其使用方法揭示于與本發明共同申請的美國專利申請案(在2007年3月30日申請，申請案號為11/731,444，標題為“High?Accuracy?and?Universal?On-Chip?SwitchMatrix?Testline”)，并在此提出作為本申請的參考數據。然而，仍需要一種產生矩陣測試線的新方法，使得電路設計者可在產品發展的早期階段，根據特定的電路/產品產生定制化的測試線結構。

發明內容

通過本發明以網絡為基礎的測試線產生系統優選實施例，以上問題可大體被解決或克服，并且達到許多技術優點。此系統允許電路設計者產生具有定制化測試線結構的矩陣測試線，并且在產品發展早期階段可針對特定電路結構實施可制造性設計評估。

根據本發明的一實施例，一種以網絡為基礎形成集成電路測試線的方法，包括將首先使用者定義的測試線信息讀取至一使用者界面，其中使用者定義的測試線信息包括使用的工藝技術、待測裝置種類、待測裝置參數、輸入/輸出測試線接合墊種類、接合墊尺寸、以及接合墊數量等信息。接著由上述使用者界面產生詳細指明測試線所需的配置的一請求，此請求被傳送至一網絡上的一服務器，其中測試線產生軟件程序安裝于此服務器。在自使用者界面接收到請求后，測試線產生軟件程序執行一序列預先發展好的測試線產生指令，并產生一布局數據庫，其中布局數據庫包括集成電路測試線的布局與幾何信息。