[發明專利]使用合并金屬層的具有低導通電阻的功率FET

有效

• 申請號: 200810085944.8
• 申請日: 2008-06-06
• 公開（公告）號: CN101339957A
• 公開（公告）日: 2009-01-07
• 發明（設計）人: 馬丁·奧特爾;里夏德·多蘭
• 申請（專利權）人: 麥奎爾有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/417;H01L23/482;H01L21/336;H01L21/28
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 王允方

技術領域

本發明涉及高功率場效應晶體管(FET)，且具體地說，涉及一種用于使用額外金屬層來減小此類FET的導通電阻的技術。

背景技術

一種類型的常規高功率FET是通過以下方式形成的：形成長的交替的源極區和漏極區的行，所述源極區和漏極區由溝道區隔開。柵極上覆在溝道區上。柵極寬度因此非常大，以形成高電流FET。源極區和漏極區是同一導電類型，且柵極上的閾值電壓在源極與漏極之間形成導電溝道以傳導電流。此晶體管是橫向FET。窄金屬條接觸并互連源極區，且其它金屬條接觸并互連漏極區。

另一類型的高功率橫向FET形成由溝道隔開的源極和漏極區單元，其中柵極上覆在所述溝道上。每個鄰近單元對形成單個晶體管，且所述單元全部通過窄金屬條并聯連接，以傳導高電流。

高功率FET還可以是使用雙擴散的垂直晶體管，其中形成于硅表面中的摻雜區都是源極區和溝道區，且柵極上的電壓使溝道區反轉。電流路徑于是是垂直的，其中漏極是硅襯底的下表面。金屬層接觸所有源極區。另一類型的垂直FET使用垂直柵極。

第5,355,008號美國專利中描述了各種類型的高功率FET，所述專利同樣由本發明人發明，且以引用的方式并入本文中。

在非常高功率的FET(例如傳導一安培或更高的FET)中，由于金屬層的固有電阻率的緣故，高電流在上覆在摻雜區上并與摻雜區接觸的金屬上形成相當大的電壓降。盡管可通過使金屬更厚來降低導通電阻，但問題出現在對此厚金屬進行掩蔽、蝕刻和鈍化中。另外，可對同一金屬層進行圖案化，以使形成于同一芯片上的低功率電路的組件互連以作為高功率FET，且厚金屬層將不合需要地增加最小可能線寬度。

一種用于降低導通電阻的解決方案是在第一層金屬條(由第一金屬層形成)上形成絕緣層，以及在第一層金屬條的多個部分上的絕緣層中形成通孔(小孔)。接著在絕緣層上且在通孔中形成垂直于窄源極金屬條的寬金屬源極總線條(由第二金屬層形成)，以提供耦合到每個第一層源極金屬條的低電阻。可形成類似的寬漏極金屬總線條以接觸第一層漏極金屬條。

盡管寬總線條減小了導通電阻，但使總線條較厚的過程中存在顯著缺點。首先，對較厚的金屬進行沉積、掩蔽和蝕刻是耗時的。其次，可對第二金屬層進行圖案化以互連其它電路，且厚金屬層增加了最小可能線寬度。第三，由于高步長的緣故，難以使厚金屬層完全鈍化。

形成以穿過絕緣層的通孔連接到下伏金屬的額外上覆金屬層以進一步減小導通電阻類似地需要相當多的時間來對金屬進行沉積、掩蔽和蝕刻。另外，較小的通孔由于其較小的橫截面面積而引起某一電壓降。

需要一種簡單的技術來形成上覆在高功率FET上的厚金屬導體以傳導源極或漏極電流。

發明內容

在一個實施例中，形成上覆在高功率FET上的相對較薄但較寬的金屬總線條，以將電流傳導到源極和漏極窄金屬條。在FET的表面上形成鈍化層，且對鈍化層進行蝕刻以暴露總線條的幾乎整個上表面。接著用非常薄的合適種子層(例如在銅電鍍情況下為銅)來涂覆暴露的總線條。在單個掩蔽步驟之后，接著將非常厚的金屬(例如，銅)層鍍在暴露的總線條上。將薄金屬總線與厚金屬鍍層視為被合并。如果只在鈍化層中形成通孔，那么此電鍍工藝將不會充分減小導通電阻，因為細總線將只在點處接觸，且因此仍攜帶晶體管電流。

電鍍金屬不需要被鈍化，因為下伏結構已經受鈍化保護，所述金屬非常寬，且相鄰金屬部分之間的間距也非常寬。

在將芯片切成小塊之前，對晶片級(wafer?scale)執行電鍍工藝。可同時電鍍多個晶片。

此技術的額外益處是可在輸送晶片期間不對晶片造成任何污染的情況下，由外部賣主來執行電鍍工藝，因為晶片已經被鈍化，且不需要回到構造所述晶片的工廠中。

其它技術也可用于將厚金屬沉積在暴露的總線條上，例如濺鍍、急驟蒸發(flashevaporation)或其它眾所周知的技術。此沉積通過較寬的線和間隔(例如，對準或空隙沒有問題)以及此最后一個金屬層不需要被鈍化而大大簡化。

除金屬總線之外，此技術還可應用于傳導FET電流的金屬層。此技術可用于在任何類型的FET中形成厚頂部金屬。

附圖說明

圖1是根據本發明一個實施例而形成的橫向高功率FET的簡化正視圖。

圖2是沿線2-2的圖1的FET的局部橫截面圖。

圖3示意性地說明用以在源極金屬總線和漏極金屬總線上形成厚金屬層以減小導通電阻的晶片級電鍍。

圖4是FET上的合并厚金屬層的金屬圖案的另一實施例的正視圖。