[發明專利]一種集成電路結構

有效

• 申請號: 200810085595.X
• 申請日: 2008-03-24
• 公開（公告）號: CN101335255A
• 公開（公告）日: 2008-12-31
• 發明（設計）人: 許俊豪
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/522
• 分類號: H01L23/522;H01L27/105;H01L27/04
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 陳紅

技術領域

本發明涉及一種集成電路，特別是涉及一種連接集成電路的金屬層(metallization?layer)的結構和制造方法。

背景技術

常見集成電路包含多個間隔的金屬線路，分別有匯流線、位線、字線、邏輯內連線和類似線路。一般而言，在垂直方向彼此分開的金屬線是透過過孔來互相連接的。基本上，位于溝槽中的金屬線沿著半導體基片的表面平行延展。根據現有技術，上述半導體結構可能必須包含八層以上的金屬層，以確保裝置符合幾何與微型化的要求。

圖1和圖2是傳統NAND閃存陣列(NAND?flash?memory?array)的連接圖。請參照圖1，該陣列包含多個彼此平行排列的有源區102，由淺溝槽絕緣區104分隔。多條字線106形成于其上，垂直越過有源區102。字線106同時也可作為金屬氧化物半導體(MOS)的柵極，由此形成多個連續相接的閃存單元(flashmemory?cells)107。選擇源極(source?gate)108和選擇漏極(drain?gate)110則分別位于閃存單元107的相對兩側。

圖2示出位于底金屬層的位線112的結構。每一個位線112皆透過接觸孔114連接有源區102。由此可知，位線112在有源區102的上方排列，而且與下方的有源區102具有相同的寬度W1和相同的間距S1(假設有源區102的寬度為W1，間距為S1)。為了減少存儲單元占據的面積，最好使寬度W1和間距S1等于制造技術所容許的最小特征尺寸。就30納米和40納米技術而言，其最小特征尺寸分別為30納米和40納米。

當集成電路的最小特征尺寸縮小至大約30納米、40納米時，金屬層中的金屬線的尺寸也因而大幅縮減。然而上述情形造成許多問題，第一個問題為電子平均自由路徑約為39納米，當銅線的尺寸接近電子自由平均路徑大小時，例如位線112等接線的金屬內連線的阻抗將會顯著增加，使得金屬內連線的電?阻電容時間延遲現象明顯增加。第二個問題為當銅填入過孔和溝槽時，會產生銅虛空等重大問題。在30納米和40納米技術中，該問題將演變為柵極問題(gating?issues)。

圖1和圖2顯示銅線阻抗增加的問題無法通過傳統配線制作中增加金屬線的寬度而解決，因為金屬線的寬度與間距都受限于下方的集成電路。因此需要新的結構與方法來解決上述討論的問題。

發明內容

本發明所要解決的技術問題在于提供一種集成電路結構，以分裂底金屬層方法改善間距。

為了實現上述目的，本發明提出一種集成電路結構，包含半導體基片、第一底金屬層覆蓋在半導體基片之上、第二底金屬層覆蓋在第一底金屬層之上，以及多個過孔連接第一和第二底金屬層。其中位于第一和第二底金屬層之間的金屬線的線寬約略大于最小特征尺寸。

為了實現上述目的，本發明還提出一種集成電路結構，包含一存儲陣列、多個接觸孔連接至存儲陣列、第一底金屬層覆蓋在半導體基片之上，以及第二底金屬層覆蓋在第一底金屬層之上。其中存儲陣列由多個存儲單元排列成行而組成，連接至存儲陣列的接觸孔也排列在數條列上。第一底金屬層包含第一組多條金屬線，第二底金屬層則包含第二組多條金屬線，且第二組金屬線基本上平行于第一組金屬線。具有接觸孔分布的接觸孔列輪流交錯分別與第一組或第二組金屬線連接。存儲單元的多個有源區之間具有一間隔，該間隔大小為該最小特征尺寸的2倍。

為了實現上述目的，本發明又提出一種集成電路結構，包含一半導體基片、多個彼此平行的有源區帶、多個用以隔絕有源區的絕緣區，以及多個接觸孔排列成行，散布于有源區帶之上并與有源區帶電性連接。其中有源區帶具有第一間距，而絕緣區具有第二間距，且第一間距可等同于第二間距。所述接觸孔排成行列，排列方向平行于有源區帶，形成數條接觸孔列。接觸孔列包含第一接觸孔列和第二接觸孔列，分別位于不同圖形(pattern)上。此集成電路結構進一步包含有一第一底金屬層和一第二底金屬層。在第一底金屬層中包含有多條第一組金屬線位于接觸孔之上，第一組金屬線電性連接到第一接觸孔列。在第二底金屬層中含有多條第二組金屬線位于第一底金屬層之上，第二組金屬線電性?連接到第二組接觸孔列。基本上，第一組金屬線和第二組金屬線彼此互相平行，且第一組和第二組金屬線之中的每一條金屬線的平均間距可等于第一和第二間距的總和。