[發明專利]場效應晶體管及其制造方法

無效

• 申請號: 200810085267.X
• 申請日: 2008-03-10
• 公開（公告）號: CN101262009A
• 公開（公告）日: 2008-09-10
• 發明（設計）人: B·B·多麗斯;S·M·羅斯納戈爾;小西里爾·加布萊爾;M·L·斯廷;E·A·達奇
• 申請（專利權）人: 國際商業機器公司
• 主分類號: H01L29/772
• 分類號: H01L29/772;H01L29/78;H01L29/49;H01L27/092;H01L21/335;H01L21/336;H01L21/8238
• 代理公司: 中國國際貿易促進委員會專利商標事務所
• 代理人: 秦晨

技術領域

[0001]本發明涉及電子器件。尤其是，其涉及溝道區域處于拉伸或壓縮應力的FET器件。本發明也涉及用于通過將應力金屬引入器件的柵極而生成上述結構的方法。

背景技術

[0002]當今的集成電路包括數量巨大的器件。更小的器件以及縮小規則是增強性能以及降低成本的關鍵。隨著FET(場效應晶體管)器件尺寸的縮小，技術變得更加復雜，需要改變器件結構以及新的制造方法以保持從一代器件到下一代的期望的性能上的增強。微電子的主流材料為硅(Si)，或者更廣泛而言，Si基材料。用于微電子的重要的一種這樣的Si基材料是硅-鍺(SiGe)合金。

[0003]在保持深亞微米代器件的性能改進上有著極大的困難。因此，在不降低尺寸的情況下改進性能的方法已經引起人們的興趣。改進性能的一個總的方法是增加FETs中載流子(電子和/或空穴)的遷移率。達到更好的載流子遷移率的有潛力的方法是對發生電流傳導的半導體進行變質處理。已經知道并且最近進一步研究表明拉伸或壓縮應力半導體具有觸發載流子的特性。

[0004]對于單軸應力來說，當溝道在縱向或在橫向上處于拉伸應力下時，Si在(100)晶面的電子遷移率可以增加。縱向方向可以定義為電流從源到漏的方向，橫向方向可以定義為與器件電流垂直的方向。另一方面，對于縱向上的壓縮溝道應力以及對于橫向上的拉伸溝道應力來說，空穴遷移率可以在(100)晶面定向Si內提高。

[0005]尤其是，已經在拉伸應力下的硅(Si)溝道NFET內獲得電子遷移率的提高，這一點在J.O.Chu的標題為“通過UHV-CVD制作的應變Si基層及其內部的器件”的美國專利6,649,492B2中進行了描述，在此引入，作為參考。類似地，對于空穴增強來說，壓縮應力Si和SiGe已經產生高空穴遷移率。在J.O.Chu的標題為“用于微電子的雙應變狀態SiGe層”的美國專利6,963,078中描述了相同晶片中拉伸和壓縮應力整體SiGe區，在此引入，作為參考。在V.Chan等人于2003年發表在IEDM?Tech.Dig.第77-80頁上的“集成到含有應變工程的90nm體技術的高速45nm柵極長度CMOSFETs”以及Yang，H.S等人于2004年發表在IEDM?Tech.Dig.第1075-1078頁上的“用于高性能亞-45nm柵極長度SOI?CMOS制造的雙應力模襯”中已經闡明了應力局部地、基本上在器件自身內產生的技術，都在此引入，作為參考。

[0006]最理想地，人們愿意擁有這樣的集成電路：電子傳導類型器件，諸如NFET的溝道產生于拉伸應力Si或SiGe內，而空穴傳導類型器件，諸如PFET的溝道產生于壓縮應力Si或SiGe內。然而，到今天為止，所使用的用于獲取上述應力溝道的所有技術不是令人十分滿意，這是由于其復雜性，或由于其相對的無效性。

發明內容

[0007]鑒于所討論的困難，本發明的實施例披露了具有彼此獨立地受到應力的溝道的NFET器件和PFET器件。NFET溝道通常處于拉伸應力狀態下，而PFET溝道通常處于壓縮應力狀態下。披露了場效應晶體管(FET)，其包括柵極，其中柵極包括處于第一應力狀態下的金屬。FET也包括產生于單晶Si基材料內的溝道區域。溝道區域被柵極覆蓋，且溝道區域處于第二應力狀態下。溝道區域的第二應力狀態與包括在柵極內的金屬的第二應力狀態的符號相反。

[0008]本發明進一步披露了制造FET的方法。本方法包括通過物理氣相沉積(PVD)以金屬層處于第一狀態應力下的方式沉積金屬層。本方法進一步包括金屬層向FET的柵極的引入。因此，應力金屬層以第二狀態應力與第一狀態應力符號相反的方式將第二狀態應力引入到FET的溝道區域上。

附圖說明

[0009]從附帶的詳細描述和附圖，本發明的上述和其他特征將變得顯而易見，其中：

圖1A顯示了金屬層的應力狀態；

圖1B顯示了本發明實施例中的基本上完成的FET晶體管的示意的橫切面；

圖2顯示了在已經沉積了處于壓縮應力狀態下的金屬層的處理過程中的階段的示意的橫切面；

圖3顯示了在也已經沉積了處于拉伸應力狀態下的金屬層的處理過程中的階段的示意的橫切面；

圖4顯示了已經將壓縮和拉伸金屬層引入到NFET和PFET器件的柵極中的處理過程中的階段的示意的橫切面；

圖5顯示了已經在柵極制備了用于金屬沉積的空隙(void)的替代實施例的處理過程中的階段的示意的橫切面；