[發(fā)明專利]記載的內(nèi)存數(shù)據(jù)讀取系統(tǒng)及其方法

無效

• 申請?zhí)枺?/td>: 200810082745.1
• 申請日: 2008-03-05
• 公開（公告）號: CN101251794A
• 公開（公告）日: 2008-08-27
• 發(fā)明（設計）人: 陳建洲;爐啟彰
• 申請（專利權）人: 鈺創(chuàng)科技股份有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京科龍寰宇知識產(chǎn)權代理有限責任公司
• 代理人: 孫皓晨

1.一種內(nèi)存控制系統(tǒng)，其特征在于：其包含有：

一微處理器，其輸出復數(shù)個地址，所述的這些地址至少包含一第一地址與一第二地址或一第三地址；

一儲存裝置，其儲存對應所述的這些地址的數(shù)據(jù)；

一第一緩沖器，其用以暫存一第一數(shù)據(jù)或一第三數(shù)據(jù)；

一第二緩沖器，其用以暫存一第二數(shù)據(jù)；

一內(nèi)存控制單元，其接收所述的第一地址，根據(jù)所述的第一地址至所述的儲存裝置讀取對應所述的第一地址的第一數(shù)據(jù)；以及接收所述的第二地址，根據(jù)所述的第二地址至所述的儲存裝置讀取對應所述的第二地址的第二數(shù)據(jù)；或接收所述的第三地址，根據(jù)所述的第三地址至所述的儲存裝置讀取對應所述的第三地址的第三數(shù)據(jù)；其中，當所述的第一、第二緩沖器中均存有任一所述的數(shù)據(jù)時，所述的內(nèi)存控制單元產(chǎn)生一選擇信號；以及

一多任務器，其接收所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)或所述的第三數(shù)據(jù)，根據(jù)所述的選擇信號輸出所述的第一數(shù)據(jù)、第二數(shù)據(jù)、或所述的第三數(shù)據(jù)至所述的微處理器。

2.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：所述的儲存裝置為一串行只讀存儲器、或一串行快閃只讀存儲器。

3.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：當所述的第一地址與所述的第二地址是連續(xù)排列時，所述的多任務器根據(jù)所述的選擇信號在第一期間輸出所述的第一數(shù)據(jù)、以及在第二期間輸出所述的第二數(shù)據(jù)。

4.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：在所述的微處理器的起始狀態(tài)開始讀取所述的儲存裝置的數(shù)據(jù)時，所述的內(nèi)存控制單元提供至少一假指令延遲所述的微處理器一第三期間，直到所述的第一緩沖器存有所述的第一數(shù)據(jù)、以及所述的第二緩沖器存有所述的第二數(shù)據(jù)為止。

5.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：當所述的第一地址與所述的第二地址不連續(xù)排列時，所述的內(nèi)存控制單元提供至少一假指令延遲所述的微處理器一第三期間，直到所述的第一緩沖器存有所述的第三數(shù)據(jù)、以及所述的第二緩沖器存有所述的第二數(shù)據(jù)為止。

6.根據(jù)權利要求4記載的內(nèi)存控制系統(tǒng)，其特征在于：所述的儲存裝置利用所述的第三期間譯碼所述的微處理器輸出的指令碼、地址碼、以及讀取所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)。

7.根據(jù)權利要求5記載的內(nèi)存控制系統(tǒng)，其特征在于：所述的儲存裝置利用所述的第三期間譯碼所述的微處理器輸出的指令碼、地址、以及讀取所述的第二數(shù)據(jù)與所述的第三數(shù)據(jù)。

8.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：還包含一并列至串行轉(zhuǎn)換單元，是用以將并列輸入的所述的這些地址轉(zhuǎn)換為串行輸出。

9.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：還包含一串行至并列轉(zhuǎn)換單元，是用以將串行輸入的所述的這些數(shù)據(jù)轉(zhuǎn)換為并列輸出。

10.根據(jù)權利要求1記載的內(nèi)存控制系統(tǒng)，其特征在于：所述的數(shù)據(jù)為只讀存儲器程序代碼。

11.一種內(nèi)存數(shù)據(jù)讀取方法，其特征在于：其包含的步驟有：

接收一第一地址與一第二地址與一第三地址；

判斷所述的第一地址與所述的第二地址是否連續(xù)排列，當所述的第一地址與所述的第二地址連續(xù)排列時，至所述的內(nèi)存讀取并暫存對應所述的第一地址與所述的第二地址的第一數(shù)據(jù)與第二數(shù)據(jù)，且依序輸出所述的第一數(shù)據(jù)與所述的第二數(shù)據(jù)給一微處理器；而當所述的第一地址與所述的第二地址不連續(xù)排列時，提供一假指令延遲所述的微處理器一預設時間，且在所述的預設時間內(nèi)至所述的內(nèi)存讀取并暫存對應所述的第二地址與所述的第三地址的第二數(shù)據(jù)與第三數(shù)據(jù)，并依序輸出所述的第二數(shù)據(jù)與所述的第三數(shù)據(jù)給所述的微處理器。

12.根據(jù)權利要求11記載的內(nèi)存數(shù)據(jù)讀取方法，其特征在于：所述的內(nèi)存為一串行只讀存儲器、或一串行快閃只讀存儲器，且所述的數(shù)據(jù)為只讀存儲器程序代碼。