[發明專利]升壓電路中使用的電流控制電路

無效

• 申請號: 200810082194.9
• 申請日: 2008-03-07
• 公開（公告）號: CN101267202A
• 公開（公告）日: 2008-09-17
• 發明（設計）人: 安田英司;中塚忠良
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H03K19/0185
• 分類號: H03K19/0185
• 代理公司: 永新專利商標代理有限公司
• 代理人: 陳英俊

技術領域

本發明涉及具備由耗盡型場效應晶體管或增強型場效應晶體管構成的直接耦合場效應晶體管邏輯(DCFL：Direct?Coupled?FET?Logic)電路、并且對從升壓電路供給的電流進行控制的電路。

背景技術

眾所周知，升壓電路是對外部電源電壓進行升壓，產生比外部電源電壓高的電壓的電路。該升壓電路向半導體電路的集成正在發展，即使在例如作為便攜式電話用設備使用的GaAs(砷化鎵)單片微波集成電路(MMIC)中，為了改善高頻特性的目的和對應近年來的低電壓化，還提出了將升壓電路內置的各種提案。

在半導體集成電路中要構成升壓電路時，從升壓電路輸出的升壓電壓由升壓電路的電流供給能力和向與升壓電路連接的電路供給的電流決定。因此，為了效率良好地提高升壓電壓，需要增大升壓電路的電流供給能力或減少向與升壓電路連接的電路供給的電流。其中，若增大升壓電路的電流供給能力，會導致芯片尺寸的增大或消耗電流的增大，所以不是有效方式，因此減少向與升壓電路連接的電路供給的電流是最重要的。

在將升壓電路內置的半導體集成電路中，作為與升壓電路連接的電路，有控制由升壓電路升壓的升壓電壓、或者將信號的電平轉換為升壓電壓的邏輯電路。例如，參照日本特開平7-321638號公報。

下面，說明用于控制現有技術的升壓電壓或進行電壓轉換的邏輯電路。

圖9是表示具有增強型場效應晶體管或耗盡型場效應晶體管的倒相電路(邏輯門)INV的現有技術的邏輯電路110的圖。圖10是表示為了增大次級的負載驅動能力，在倒相電路INV的后級設置輸出驅動電路DR的現有技術的邏輯電路120的圖。例如，參照日本特開平7-074619號公報。

在現有技術的邏輯電路110中，向輸入端子IN輸入高電平或低電平的電壓信號。升壓電路CP將從外部電源供給端子VDD輸入的電壓升壓，將獲得的升壓電壓從升壓電壓供給端子VCP輸出。負載R由電阻元件或耗盡型場效應晶體管等構成。晶體管EF1是驅動用的增強型晶體管，被插入在負載R與接地電壓源VSS(例如0V)之間。

在輸入端子IN中輸入高電平的電壓(例如0.7V)時，晶體管EF1變成導通狀態，倒相電路INV輸出低電平的電壓(例如0V)。另一方面，在輸入端子IN中輸入低電平的電壓時，晶體管EF1變成截止狀態，倒相電路INV輸出升壓電壓(例如7V)。

而且，現有技術的邏輯電路120具備與邏輯電路110同樣的倒相電路INV和構成推挽電路的輸出驅動電路DR。輸出驅動電路DR分別由增強型場效應晶體管構成，具有上拉用晶體管EF2和下拉用晶體管EF3。

在輸入端子IN中輸入高電平電壓(例如0.7V)時，晶體管EF1變成導通狀態，倒相電路INV輸出低電平電壓(例如0V)。與該輸出相對應，由于晶體管EF2變成截止狀態，并且晶體管EF3變成導通狀態，因此輸出驅動電路DR輸出低電平電壓(0V)。另一方面，在輸入端子IN中輸入低電平電壓時，晶體管EF1變成截止狀態，倒相電路INV輸出升壓電壓(例如7V)。與該輸出相對應，由于晶體管EF2變成導通狀態，并且晶體管EF3變成截止狀態，因此輸出驅動電路DR輸出升壓電壓(7V)。

在該圖10中所示的現有技術的邏輯電路120中，因為在倒相電路INV的后級設有推挽結構的輸出驅動電路DR，所以可以增大升壓電壓輸出時的負載驅動能力。

但是，在使用由控制上述升壓電壓、或者進行電壓轉換的增強型場效應晶體管或耗盡型場效應晶體管構成的DCFL電路的現有技術的邏輯電路110及120中，存在如下所述的共同問題。

在輸入端子IN中輸入低電平電壓使晶體管EF1處于截止狀態時，幾乎沒有從升壓電壓供給端子VCP流入接地電壓源VSS的倒相電路INV的消耗電流。因此，通過與輸出端子OUT連接的負載，可以決定來自升壓電壓供給端子VCP的供給電流。

但是，在輸入端子IN中輸入高電平電壓使晶體管EF1處于導通狀態時，由于晶體管EF1是增強型場效應晶體管，因此從升壓電壓供給端子VCP流入接地電壓源VSS的倒相電路INV的消耗電流，直接成為來自升壓電路CP的供給電流。即，在現有技術的邏輯電路110及120中，在輸入端子IN中輸入高電平電壓期間，晶體管EF1中始終流過電流。

即，從升壓電路CP輸出的升壓電壓，由與升壓電路CP連接的多個邏輯電路的總的輸出電流供給來決定，所以要使用增強型場效應晶體管或耗盡型場效應晶體管構成邏輯電路時，與由MOS晶體管構成邏輯電路時相比，存在需要來自升壓電路CP的額外的電流供給，導致升壓電壓降低的問題。