[發明專利]半導體集成電路

無效

• 申請號: 200810080937.9
• 申請日: 2008-02-29
• 公開（公告）號: CN101256824A
• 公開（公告）日: 2008-09-03
• 發明（設計）人: 增尾昭
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: G11C7/06
• 分類號: G11C7/06;G11C11/416;G11C11/419;G11C29/04;H03K5/13;H03K5/135
• 代理公司: 北京市金杜律師事務所
• 代理人: 季向岡

1.一種半導體集成電路，其特征在于：

具有使輸入時鐘信號延遲的延遲時鐘電路，

上述延遲時鐘電路的具有第一反相器和第二反相器的構成要素被級聯連接，

上述各構成要素具有延遲時鐘控制電路，其在輸入轉變時進行工作，以使穿透電流流過上述第一反相器和上述第二反相器的連接結點并在預定時間發生電荷競爭。

2.根據權利要求1所述的半導體集成電路，其特征在于：

上述預定時間比上述輸入時鐘信號的上升沿間隔短。

3.根據權利要求1所述的半導體集成電路，其特征在于：

上述延遲時鐘控制電路具有配置在電源線與上述連接結點之間、并在柵極上接收上述第二反相器的輸出的第一P型晶體管，

上述第一反相器具有配置在接地線與上述連接結點之間、并按多級串聯連接的多個N型晶體管。

4.根據權利要求3所述的半導體集成電路，其特征在于：

上述多個N型晶體管的柵極寬度之和為上述第一P型晶體管的柵極寬度的2倍以上40倍以下。

5.根據權利要求3所述的半導體集成電路，其特征在于：

上述延遲時鐘控制電路具有配置在電源線與上述連接結點之間、并在柵極上接收第一外部信號的第二P型晶體管。

6.根據權利要求5所述的半導體集成電路，其特征在于：

上述多個N型晶體管的柵極寬度之和為上述第一和第二P型晶體管的柵極寬度之和的2倍以上40倍以下。

7.根據權利要求5所述的半導體集成電路，其特征在于：

上述第一外部信號是切換通常工作和測試工作的信號，上述第一外部信號在測試工作時使上述第二P型晶體管導通。

8.根據權利要求3所述的半導體集成電路，其特征在于：

上述延遲時鐘電路還具有根據第二外部信號控制上述第一P型晶體管和上述多個N型晶體管的襯底電位的襯底控制電路。

9.根據權利要求8所述的半導體集成電路，其特征在于：

上述第二外部信號是用于切換通常工作和測試工作的信號，

上述襯底控制電路在測試工作時，對上述第一P型晶體管的襯底施加正向偏壓，并且對上述多個N型晶體管的襯底施加反向偏壓。

10.根據權利要求1所述的半導體集成電路，其特征在于：

具有

呈矩陣狀排列有多個存儲單元的存儲單元陣列、

分別對上述存儲單元陣列的行設置的多條字線、

分別對上述存儲單元陣列的列設置的多個位線對、

將上述位線對的微小電位差放大的讀出放大器、以及

當被地址信號選定時向上述字線輸出脈沖信號的行譯碼器，

上述讀出放大器接收從上述延遲時鐘電路輸出的延遲時鐘信號作為讀出放大器使能信號，

上述行譯碼器接收從上述延遲時鐘電路輸出的延遲時鐘信號作為生成上述脈沖信號的脈沖沿的字線脈沖生成信號。

11.根據權利要求10所述的半導體集成電路，其特征在于：

具有由與上述行譯碼器相同的結構構成、不接收地址信號而按與所選定的上述行譯碼器相同的定時輸出脈沖信號的復制行譯碼器，

從上述復制行譯碼器輸出的上述脈沖信號被作為上述輸入時鐘信號而輸入上述延遲時鐘電路。

12.根據權利要求5所述的半導體集成電路，其特征在于：

具有

呈矩陣狀排列有多個存儲單元的存儲單元陣列、

分別對上述存儲單元陣列的行設置的多條字線、

分別對上述存儲單元陣列的列設置的多個位線對、

將上述位線對的微小電位差放大的讀出放大器、

呈列狀排列有多個由與上述存儲單元相同的結構構成的復制存儲單元的復制存儲單元陣列、以及

對上述復制存儲單元的列設置的復制位線對，

上述讀出放大器接收從上述延遲時鐘電路輸出的延遲時鐘信號作為讀出放大器使能信號，

上述延遲時鐘電路在上述延遲時鐘控制電路中的上述第二P型晶體管的柵極上，不接收上述第一外部信號而接收用于指示在上述復制位線對上是否產生了預定的電位差的信號。