[發明專利]基于數字延遲線的頻率合成器及相關方法

有效

• 申請號: 200810080713.8
• 申請日: 2008-02-05
• 公開（公告）號: CN101242184A
• 公開（公告）日: 2008-08-13
• 發明（設計）人: 汪炳穎
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03L7/197
• 分類號: H03L7/197
• 代理公司: 北京三友知識產權代理有限公司
• 代理人: 任默聞

技術領域

本發明是關于一種頻率合成器及相關方法，尤指一種基于數字延遲線的頻率合成器及相關方法，用以提供全數字式的高穩定頻率合成處理。

背景技術

為了適應現代多媒體娛樂系統的快速發展，所以大量密集的技術研發已相繼投入設計高效能的頻率合成器(Frequency?Synthesizer)，用來提高其解析度、頻寬、及切換速度以滿足高效能需求。在傳統的技術中，通常利用模擬鎖相回路(Analog?Phase-Locked?Loop)以設計出滿足所需效能的頻率合成器。但當對頻率合成器的切換速度及解析度的要求越來越高時，除非使用非常復雜的電路設計，否則利用傳統模擬鎖相回路技術無法設計出符合所需的頻率合成器。一般而言，由于數字信號對噪聲的耐受度較模擬信號高，而且數字電路的工作效能受元件老化及溫度變化的影響較模擬電路低，所以在現代電子裝置的信號處理中，趨向于使用全數字式的信號處理模式，用以提高信號處理的噪聲耐受度及裝置的耐用度。此外，全數字式的電路系統可以使用低供應電壓，譬如1.2伏特的供應電壓，用以降低功率消耗。另外，全數字式的電路系統可以利用電阻晶體管邏輯(Resistor-Transistor?Logic)設計技術達成，所以可提高生產良品率。

發明內容

依據本發明的實施例，其揭露一種基于數字延遲線的頻率合成器，包含一積分三角調變器及一延遲線單元。積分三角調變器用以接收一周期控制字，并根據周期控制字產生一相位選擇信號。延遲線單元用以根據相位選擇信號產生一輸出時鐘脈沖。其中積分三角調變器根據一基底數值執行一進位程序，此基底數值為可調整，并可由延遲線單元所執行的一校正程序而決定。

依據本發明的實施例，另揭露一種基于數字延遲線的頻率合成器，包含一積分三角調變器及一延遲線單元。積分三角調變器用以接收一周期控制字，并根據周期控制字產生一相位選擇信號。延遲線單元用以根據相位選擇信號產生一輸出時鐘脈沖。其中周期控制字可被調整以補償因溫度變化所導致延遲線單元的延遲時間變化。

依據本發明的實施例，其另揭露一種補償一頻率合成器的溫度變化的方法。此方法包含下述步驟，先取得一參考時鐘脈沖的一周期與一延遲線單元的最小延遲時間的一關系，再根據所述的關系以決定一進位程序的一基底數值，所述的進位程序由所述的頻率合成器的一積分三角調變器所執行。

依據本發明的實施例，其另揭露一種補償一頻率合成器的溫度變化的方法。此方法包含下述步驟，先取得一參考時鐘脈沖的一周期與一延遲線單元的最小延遲時間的一關系，再根據所述的關系以決定一周期控制字，所述的周期控制字被饋入至所述的頻率合成器的一積分三角調變器。

附圖說明

圖1顯示依本發明實施例的一頻率合成器的結構示意圖。

圖2為依本發明實施例的一頻率合成器的結構示意圖。

圖3為依本發明實施例的延遲線單元的內部結構示意圖。

圖4為圖3的數字延遲線的內部結構示意圖。

圖5為應用本發明頻率合成器以設計全數字工作周期校正電路的第一輔助電路的方塊示意圖。

圖6為圖5的第一觸變電路的內部電路示意圖。

圖7為應用本發明頻率合成器設計的全數字工作周期校正電路的工作相關信號時序圖，其中橫軸為時間軸。

圖8為應用本發明頻率合成器以設計全數字倍頻電路的第二輔助電路的方塊示意圖。

圖9為圖8的第二觸變電路的內部電路示意圖。

圖10為應用本發明頻率合成器設計的全數字倍頻電路的工作相關信號時序圖，其中橫軸為時間軸。

附圖標號

100、200???????頻率合成器

110、210???????周期控制字產生器

120、220、236??加法器

130、232???????累加器

140????????????信號產生器

150????????????延遲鎖定回路

160????????????多工器

170????????????模擬鎖相回路

233????????????積分三角調變器

235????????????量化器

237????????????1/Z元件

240????????????信號值設定元件

250????????????延遲線單元

351????????????數字延遲線

352????????????延遲單元

353????????????內定延遲線