[發明專利]動態時隙分配TDMA實現裝置

有效

• 申請號: 200810061994.2
• 申請日: 2008-06-10
• 公開（公告）號: CN101296229A
• 公開（公告）日: 2008-10-29
• 發明（設計）人: 顧士平;華曉勤
• 申請（專利權）人: 顧士平
• 主分類號: H04L29/06
• 分類號: H04L29/06;H04L12/56
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.動態時隙分配TDMA實現裝置，包括局端設備、用戶端設備；局端 設備和用戶端設備均由SOC芯片、高速AD/DA轉換芯片、PHY芯 片、SDRAM芯片和FlashROM芯片構成；其中，

SOC芯片：由SDRAM接口、FLASH接口、MAC接口、USB接口、 UART、GPIO、PLL模塊和動態可重構加速引擎組成；其中，

動態可重構加速引擎，其特征在于：包括加密、解密層：加 密/解密加速引擎、網絡入侵控制加速引擎；MAC層：信道安排， 包括優先級、帶寬和時隙安排TDMA加速引擎；PHY層：由測距、 突發傳輸、前向糾錯、信道評估和功率控制加速引擎組成；編碼 解碼層：由OFDM調制、QAM調制或QPSK調制和AD9865接口加速 引擎組成；

局端設備、用戶端設備之間通信采用主從動態時隙分配的 TDMA方式；其特征是：下行數據包括下行信令和下行數據兩部分； 上行數據包括上行信令和上行數據兩部分；局端設備和用戶端設 備協商采用點名與添加協商兩種模式。

2.根據權利要求1所述的動態時隙分配TDMA實現裝置，其特征包括： 局端編碼，以太網數據經過PHY芯片輸入到SOC芯片的MAC的MII 接口，經AMBA總線，通過DMA方式直接傳送到動態可重構加速引 擎；送至，經網絡入侵控制加速引擎和加密/解密加速引擎，判斷 數據的合法性，若數據不合法將數據丟棄，若數據合法；送至，MAC 層：根據數據的優先級，通過TDMA協議安排時隙和帶寬，如果現 在不是本用戶端設備的時隙則緩存等待時隙到來后發送，如果是 本用戶端設備的時隙則立即發送；送至，PHY層：實現測距、突 發傳輸、前向糾錯、信道評估和功率控制；送至，編碼層：實現 OFDM調制、QAM調制或QPSK調制和AD9865接口，實現將AD9865 的數據格式和SOC內部的32位數據格式進行轉換，并實現對 AD9865芯片的反饋控制；送至，數據傳送至AD9865經D/A形成 模擬數據輸出；送至，經過OPA2674進行放大，形成調制模擬信 號在同軸電纜上傳送，送到各個用戶端設備。

3.根據權利要求1所述的動態時隙分配TDMA實現裝置，其特征包括： 局端解碼，從用戶端設備傳送過來的模擬信號；送至，傳送至 AD9865經A/D轉換為數據輸出；送至，編碼層：將AD9865的數 據格式轉換為32位數據格式；送至，PHY層：實現測距、突發傳 輸、前向糾錯、信道評估、功率控制，控制AD9865用適當的狀態 接收數據，使誤碼率最低；送至，MAC層：將接收的數據還原為原 來的數據；送至，經網絡入侵控制加速引擎和加密/解密加速引擎 判斷數據的合法性，若數據不合法將數據丟棄，若數據合法；送至， 數據通過AMBA總線DMA方式發送到PHY芯片，經過PHY芯片發送 到以太網。

4.根據權利要求1所述的動態時隙分配TDMA實現裝置，其特征包括： 用戶端編碼，以太網數據經過PHY芯片輸入到SOC芯片的MAC的 MII接口，經AMBA總線，通過DMA方式直接傳送到動態可重構加 速引擎；送至，經網絡入侵控制加速引擎和加密/解密加速引擎判 斷數據的合法性，若數據不合法將數據丟棄，若數據合法；送至， SOC芯片的MAC的MII接口：等待局端設備安排時隙和帶寬，如果 現在上傳不是本用戶端設備的時隙則緩存等待時隙到來后發送， 如果是本用戶端設備的時隙則立即發送；送至，PHY層：實現測 距、突發傳輸、前向糾錯、信道評估和功率控制，控制AD9865用 適當參數將數據發送；送至，編碼層：實現OFDM調制、QAM調制 或QPSK調制和AD9865接口，實現將AD9865的數據格式和SOC內 部的32位數據格式進行轉換，并實現對AD9865芯片的反饋控制； 送至，數據傳送至AD9865經D/A形成模擬數據輸出；送至，經過 OPA2674進行放大，形成調制信號在同軸電纜送傳送，送到局端設 備。