[發明專利]一種用于嵌入式處理器功能驗證的動態仿真平臺方法無效
| 申請號: | 200810061732.6 | 申請日: | 2008-05-16 |
| 公開(公告)號: | CN101286182A | 公開(公告)日: | 2008-10-15 |
| 發明(設計)人: | 嚴曉浪;殷燎;黃凱;張欣;傅可威;陳晨;葛海通 | 申請(專利權)人: | 浙江大學;杭州中天微系統有限公司 |
| 主分類號: | G06F17/50 | 分類號: | G06F17/50 |
| 代理公司: | 杭州求是專利事務所有限公司 | 代理人: | 張法高 |
| 地址: | 310027*** | 國省代碼: | 浙江;33 |
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| 摘要: | |||
| 搜索關鍵詞: | 一種 用于 嵌入式 處理器 功能 驗證 動態 仿真 平臺 方法 | ||
技術領域
本發明涉及自動化功能驗證流程技術領域,尤其涉及一種用于嵌入式處理器功能驗證的動態仿真平臺方法。
背景技術
隨著微電子制造工藝的發展和設計流程和設計工具的改進,現代嵌入式處理器的設計規模變的越來越龐大,功能越來越復雜,采用傳統的驗證方法和驗證流程已經很難滿足日益復雜的處理器功能特性的驗證要求和日益苛刻的上市時間的要求。并且,現代嵌入式處理器及其廣泛的應用領域也對其設計功能的可靠性和正確性提出了很高的要求,由功能缺陷而導致的嵌入式處理器產品的失敗在激勵的市場競爭中對處理器設計廠商而言是毀滅性的。
基于這樣的背景,為了應對功能驗證中日益嚴峻的挑戰,提高嵌入式處理器功能驗證的生產率,一些新的高層次的功能驗證語言被推出。它們提升了驗證的層次,并提供了強大的工具特性和驗證方法學支持,使得驗證工程師們能夠站在一個較高的抽象層次上更好更快的把握設計的功能特性,對之進行功能驗證,其中有代表性的語言是Vera,e,以及SystemVerilog語言。
相比于vera和e語言,SystemVerilog語言由于其開放性,支持工具的多樣性,并且能夠將驗證和設計統一到同一種語言中來,因此得到了快速的發展和廣泛的應用。SystemVerilog語言本身提供了強大的功能驗證工具特性,如受限隨機激勵的產生,易于使用的斷言特性,功能覆蓋率統計特性和工具等,為驗證工程師們提供了豐富而強大的功能驗證工具集。利用SystemVerilog語言的斷言特性和結果監測方法,可事先編寫出獨立且通用的仿真結果監測器和斷言檢查器,應用于本發明中,成為本發明中步驟5)中操作對象的一部分。關于SystemVerilog語言的驗證特性,請參見參考文獻1。
Vmm驗證方法學和驗證IP庫是Synopsys公司開發的指導功能驗證的標準驗證方法學和標準IP庫,利用它們驗證人員可以迅速構建起基于自己設計的驗證環境和流程。關于Vmm驗證方法學,請參見參考文獻2。
腳本在電子設計自動化(EDA)中起著重要的作用。腳本script是使用一種特定的描述性語言,依據一定的格式編寫的可執行文件,又稱作宏或批處理文件。腳本通常可以由應用程序通過接口調用并執行。使用腳本,實現流程控制,文件處理等功能,可以大大提高驗證工作中的自動化程度,縮短驗證的時間,提高驗證的效率。
目前存在的嵌入式處理器功能驗證平臺一般采用靜態編寫直接指令激勵的方法對被測嵌入式處理器施加激勵,對于每次施加的直接指令激勵,整個功能驗證平臺都需要進行編譯,再運行仿真。由于處理器驗證需要很多的測試激勵,逐一人工編寫效率很低,并且容易遺漏其功能點。同時,編譯整個功能驗證平臺的耗時較大,也使得整個驗證仿真流程的效率降低。
因此,采用SystemVerilog提供的強大的驗證工具和驗證方法,并結合腳本的自動化批處理特性,搭建出一個動態的自動化的功能驗證仿真平臺,并定義其上的驗證流程,對嵌入式處理器進行高效的功能仿真驗證。
參考文獻:
1.Chris?Spear,“SystemVerilog?for?Verification”,Springer?2006.
2.Janick?Bergeron,Eduard?Cerny,Alan?Hunter?and?Andrew?Nightingale,“Verification?Methodology?for?SystemVerilog”,Springer?2006.
發明內容
本發明的目的是克服現有技術的不足,提供一種用于嵌入式處理器功能驗證的動態仿真平臺方法。
包括如下步驟:
1)采用腳本語言,編寫建立一個用于對嵌入式處理器RTL模型進行功能驗證的動態仿真平臺主控中心,在該動態仿真平臺主控中心中,實現一條單向的主控流程;
2)采用SystemVerilog語言,編寫動態隨機激勵發生器,在仿真過程中,根據指定約束條件,動態產生用于被加載到嵌入式處理器RTL模型中的隨機指令序列;
3)采用SystemVerilog語言,編寫仿真測試用例,在仿真測試用例中,為步驟2)中所編寫的動態隨機激勵發生器添加約束條件,并使用步驟2)中所編寫的動態隨機激勵發生器產生隨機指令序列;
4)在步驟1)所建立的動態仿真平臺主控中心中,為步驟3)所編寫的仿真測試用例建立一個工作目錄,并在步驟1)中所實現的單向的主控流程中轉入到該工作目錄中;
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