[發明專利]基于FPGA的具有并行處理結構的高速伺服控制器

無效

• 申請號: 200810060943.8
• 申請日: 2008-04-08
• 公開（公告）號: CN101251753A
• 公開（公告）日: 2008-08-27
• 發明（設計）人: 楊春節;劉希琳;沈新榮;宋執環;富一林
• 申請（專利權）人: 浙江大學
• 主分類號: G05B19/414
• 分類號: G05B19/414
• 代理公司: 杭州求是專利事務所有限公司
• 代理人: 韓介梅

1.基于FPGA的具有并行處理結構的高速伺服控制器，其特征是包括現場可編程邏輯門陣列(1)，兩個A/D轉換器(3、4)，D/A轉換器(5)，晶振(14)、鍵盤模塊(15)、顯示模塊(16)、FLASH存儲器(17)、SDRAM存儲器(18)和EEPROM存儲器(2)，其中現場可編程邏輯門陣列(1)集成有兩個A/D轉換控制模塊(6、7)，D/A轉換控制模塊(8)，用于控制計算的核心控制模塊(9)，時鐘模塊(10)，兩個雙口RAM(11、12)和軟核處理器(13)，兩個A/D轉換控制模塊(6、7)分別與兩個A/D轉換器(3、4)相連，兩個A/D轉換控制模塊(6、7)的數據輸出端分別與核心控制模塊(9)的數據輸入端相連，核心控制模塊(9)的數據輸出端與D/A轉換控制模塊(8)的數據輸入端相連，D/A轉換控制模塊(8)的輸出端與D/A轉換器(5)的輸入端相連，核心控制模塊(9)的雙口RAM控制端口分別與第一雙口RAM(11)和第二雙口RAM(12)的一端相連，第一雙口RAM(11)和第二雙口RAM(12)的另一端分別與軟核處理器(13)的雙口RAM控制端口相連，鍵盤模塊(15)、顯示模塊(16)、FLASH存儲器(17)、SDRAM存儲器(18)和EEPROM存儲器(2)分別與軟核處理器(13)相應的控制端口相連，晶振(14)的輸出端分兩路，一路與軟核處理器(13)的時鐘輸入端相連，另一路與時鐘模塊(10)的時鐘輸入端相連，時鐘模塊(10)的四個時鐘輸出端分別與第一、第二A/D轉換控制模塊(6、7)，D/A轉換控制模塊(8)和核心控制模塊(9)的時鐘輸入端相連，其中，兩個A/D轉換控制模塊、核心控制模塊和D/A轉換控制模塊是流水化并行工作的。

2.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于SDRAM存儲器(18)為HY57V641620芯片。

3.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于FLASH存儲器(17)為AM29LV320D芯片。

4.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于EEPROM存儲器(2)為FM24CL64芯片。

5.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于兩個A/D轉換器(3、4)均為AD9220芯片。

6.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于D/A轉換器(5)為AD420芯片。

7.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于顯示模塊(16)為SED1335液晶模塊。

8.根據權利要求1所述的基于FPGA的具有并行處理結構的高速伺服控制器，其特征在于軟核處理器(13)為可重配置32位處理器NIOS?II。