[發明專利]一種里德-所羅門編碼譯碼器及其譯碼的方法

有效

• 申請號: 200810055606.X
• 申請日: 2008-01-03
• 公開（公告）號: CN101478314A
• 公開（公告）日: 2009-07-08
• 發明（設計）人: 王帥
• 申請（專利權）人: 中興通訊股份有限公司
• 主分類號: H03M13/15
• 分類號: H03M13/15;H04L1/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種里德-所羅門編碼譯碼器，其特征在于，包括：

伴隨多項式系數計算模塊，用于接收需要譯碼的碼字，并計算伴隨多項式 系數；

緩存模塊，用于緩存接收到的需要譯碼的碼字；

錯誤位置及誤碼值計算模塊，用于確定錯誤位置以及計算誤碼值；

糾錯模塊，用于根據所述錯誤位置以及誤碼值，糾錯所述緩存模塊中對應 的碼字；

所述錯誤位置及誤碼值計算模塊包括：

IBM算法求錯誤位置多項式系數模塊，用于接收所述伴隨多項式系數計 算模塊的伴隨多項式系數的輸入，計算錯誤位置多項式系數；

IBM算法求錯誤值多項式系數模塊，用于接收所述伴隨多項式系數計算 模塊的伴隨多項式系數的輸入，計算錯誤值多項式系數；

搜索錯誤位置以及計算誤碼值模塊，用于錯誤位置的搜索，以及相應誤碼 值的計算；

所述IBM算法求錯誤位置多項式系數模塊，或者IBM算法求錯誤值多項 式系數模塊包括：

多組寄存器，用于存儲IBM迭代算法過程中的各類數值；

第一組延遲電路，通過所述多組寄存器的第一寄存器與第二組延遲電路連 接，包括依次順序連接的一個乘法器和一個多輸入加法器；

第二組延遲電路，通過所述多組寄存器的第一寄存器與第一組延遲電路連 接，包括依次順序連接的一個乘法器和一個多輸入加法器，和/或另一乘法器；

控制電路，與所述多組寄存器的第一寄存器連接，用于根據所述第一寄存 器輸出的值產生控制信號，以控制所述多組寄存器數值的更新；

其中，IBM為無求逆運算的伯利坎普-梅西。

2.根據權利要求1所述的里德-所羅門編碼譯碼器，其特征在于，所述 多組寄存器包括：

t+1個移位寄存器，與第一組延遲電路的一個乘法器連接，用于移位串行 輸入伴隨式多項式系數；

t個輔助寄存器，與第二組延遲電路的至少一個乘法器連接，用于存儲IBM 迭代算法過程中求錯誤位置多項式系數的中間結果；或者用于存儲IBM迭代 算法過程中求錯誤值多項式系數的中間結果；

t+1個系數寄存器，其兩端分別與第一組延遲電路和第二組延遲電路的一 個乘法器連接，用于寄存錯誤位置多項式系數，或者錯誤值多項式系數；

第一寄存器，其一端與第一組延遲電路的一個多輸入加法器連接，另一端 分別與第二組延遲電路的至少一個乘法器、第二寄存器、外圍控制電路連接； 用于緩存每一次里德一所羅門編碼譯碼器進行IBM迭代的一個時鐘周期后， IBM迭代計算得到的多項式增量；以及

第二寄存器，其一端與第二延遲電路的至少一個乘法器連接，另一端與第 一寄存器連接，用于保持或更新所述里德-所羅門編碼譯碼器的多項式增量；

其中，t＝(n-k)/2；n代表碼長，k代表信息位個數。

3.根據權利要求2所述的里德-所羅門編碼譯碼器，其特征在于，當所 述多項式增量為0或不滿足輔助寄存器更新條件時，所述控制電路產生信號僅 使t個輔助寄存器完成串行右移操作；否則，所述控制電路產生信號使t+1個 系數寄存器與t個輔助寄存器更新。