[發明專利]外延自摻雜評價的方法

無效

• 申請號: 200810043916.X
• 申請日: 2008-11-11
• 公開（公告）號: CN101740430A
• 公開（公告）日: 2010-06-16
• 發明（設計）人: 繆燕;謝煊
• 申請（專利權）人: 上海華虹NEC電子有限公司
• 主分類號: H01L21/66
• 分類號: H01L21/66
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種半導體制造工藝，特別是一種半導體制造過程中評價的方法。

背景技術

硅外延在CMOS、BiCMOS和射頻集成電路中有著廣泛的應用。電阻率是外延層的主要特性參數之一，對半導體器件的性能有重要的影響，因此外延層電阻率的均勻性對其應用至關重要。自摻雜效應是外延生長過程中在外延層摻入了非故意摻雜物，其對外延層載流子的分布、電阻率大小及其均勻性產生很大的影響。目前，對外延自摻雜的評價所采用的硅片是和產品相同流程的硅片，包括P型埋層和N型埋層，外延之后測試擴展電阻來評價自摻雜。但該種方法成本較高，流片耗時較多。

發明內容

本發明所要解決的技術問題是提供一種簡單易用，成本較低，耗時較少的外延自摻雜評價的方法。

為了解決以上技術問題，本發明提供了一種外延自摻雜評價的方法；包括以下步驟：步驟一、在硅片上注入所需評價的埋層，所述埋層為P型或N型，埋層圖形在硅片面內周期分布；步驟二、進行外延生長；步驟三、外延生長后測試擴展電阻或四探針方塊電阻評價自摻雜。

本發明的有益效果在于，該方法簡單易用，成本較低，耗時較少，能夠模擬出埋層對外延自摻雜的影響。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細說明。

圖1是本發明實施例方法的流程圖；

圖2是本發明實施例使用硅片的示意圖。

具體實施方式

如圖1所示，本發明的方法包括以下步驟：步驟一、在硅片上注入所需評價的埋層，所述埋層為P型或N型，埋層圖形在硅片面內周期分布；步驟二、進行外延生長；步驟三、外延生長后測試擴展電阻或四探針方塊電阻評價自摻雜。

如圖2所示，圖中1為埋層注入區，2為襯底未注入區。所述方法是：僅注入所需評價的埋層(P型或N型)，外延后測試擴展電阻來評價自摻雜。埋層注入的圖形可以用產品的掩模版曝光形成，也可以使用簡化的埋層圖形，而且簡化圖形的形成甚至可以不用掩模版，直接通過光刻機曝光去邊形成。該方法簡單易用，不僅模擬出埋層對外延自摻雜的影響，而且對于簡化的埋層圖形測試方面可以增加四探針方塊電阻來評價結果。

簡化工藝流程來模擬埋層對自摻雜的影響，埋層圖形的形成可以用產品的掩模版，也可以用簡化的掩模版圖形，而且簡化的掩模版圖形可以方便測試擴展電阻，并可以增加四探針方塊電阻來評價結果。評價外延層自摻雜采用簡化的工藝流程，評價哪種埋層對外延自摻雜的影響，只需注入該埋層即可。埋層注入的掩模版圖形可以用產品該埋層的圖形，也可以用簡化的圖形。

使用簡化的圖形只需模擬出埋層的分布大小，分布大小盡量和產品接近，形狀可以多樣化，如正方形、長方形等等都可以，埋層圖形在面內周期分布。埋層注入的簡化圖形的形成甚至可以不用掩模版，直接通過光刻機曝光去邊形成。對于埋層注入的簡化圖形，外延后測試可以用擴展電阻和四探針方塊電阻評價結果。所述埋層注入區可以占硅片面積的10％-95％，最好位于30％-70％之間這樣可以更加接近生產中硅片的實際情況。本實施例優選50％。