[發(fā)明專利]靜態(tài)隨機(jī)存儲器上拉晶體管閾值電壓調(diào)整方法

有效

• 申請?zhí)枺?/td>: 200810041569.7
• 申請日: 2008-08-11
• 公開（公告）號: CN101651121A
• 公開（公告）日: 2010-02-17
• 發(fā)明（設(shè)計）人: 劉兵武
• 申請（專利權(quán)）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/8244
• 分類號: H01L21/8244
• 代理公司: 上海思微知識產(chǎn)權(quán)代理事務(wù)所（普通合伙）
• 代理人: 屈 蘅;李時云

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路制造領(lǐng)域，特別是涉及一種靜態(tài)隨機(jī)存儲器(SRAM)的上拉晶體管閾值電壓調(diào)整方法。

背景技術(shù)

離子注入是現(xiàn)代集成電路制造過程中非常重要的技術(shù)。隨著集成電路集成度的增加，其集成的晶體管等元件日趨縮小，導(dǎo)致了短溝道效應(yīng)等問題的出現(xiàn)，而影響了元件性能，為了改善其性能，離子注入的工藝流程與控制方法變得日趨精細(xì)，而導(dǎo)致制造成本相對提高。為此，如何簡化復(fù)雜的工藝流程，并保持或提高元件的性能是半導(dǎo)體領(lǐng)域的重要課題。

例如，為了改進(jìn)元件性能，而于晶體管制造過程中增加閾值電壓調(diào)整注入步驟，而離子注入需在光掩膜的輔助下完成，相應(yīng)的增加了光掩膜的形成與去除步驟，從而導(dǎo)致了制造成本的增加等問題的出現(xiàn)。

而半導(dǎo)體器件中往往集成有多個晶體管，例如，靜態(tài)隨機(jī)存儲器(SRAM)。其具有多個存儲單元，每個存儲單元由不同類型的晶體管構(gòu)成，如：N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管與P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。由于其溝道類型不同，在各自的閾值電壓調(diào)整注入時，需要各自的光掩膜進(jìn)行輔助。如此，相應(yīng)的光掩膜形成與去除步驟便為SRAM的制造帶來了更多的成本。

可見，在集成電路制造過程中如何減少離子注入步驟，從而減少光掩膜的形成與去除步驟實(shí)為其領(lǐng)域技術(shù)人員的重要課題。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術(shù)問題是減少靜態(tài)隨機(jī)存儲器(SRAM)制造過程中閾值電壓調(diào)整注入的步驟，從而減少光掩膜的形成與去除步驟，以實(shí)現(xiàn)SRAM制造工藝的簡化與成本的節(jié)約。

為解決以上技術(shù)問題，本發(fā)明提供一種靜態(tài)隨機(jī)存儲器上拉晶體管閾值電壓調(diào)整方法，包括：(1)提供半導(dǎo)體襯底；(2)于半導(dǎo)體襯底中形成共用柵極的上拉晶體管與下拉晶體管的有源區(qū)；(3)于半導(dǎo)體襯底上形成柵極層；(4)對所述下拉晶體管進(jìn)行柵極刻蝕前注入；(5)刻蝕上述柵極層，以形成所述上拉晶體管與下拉晶體管的共用柵極；(6)對所述下拉晶體管進(jìn)行后續(xù)離子注入，以形成下拉晶體管的源漏區(qū)，其中，在進(jìn)行步驟(4)或(6)中的離子注入前，包括：設(shè)定相應(yīng)離子注入?yún)^(qū)的邊緣與所述上拉晶體管有源區(qū)的距離，其中該邊緣位于所述上拉晶體管有源區(qū)與下拉晶體管有源區(qū)之間；利用光掩膜為所述下拉晶體管定義具有上述邊緣的離子注入?yún)^(qū)。

可選的，上述步驟(4)與(6)中的注入離子為N型離子。

可選的，上述后續(xù)離子注入包括閾值電壓調(diào)整注入、暈注入、輕摻雜漏注入或源漏注入。

可選的，通過改變上述離子注入?yún)^(qū)的邊緣與所述上拉晶體管有源區(qū)的距離來實(shí)現(xiàn)不同程度的上拉晶體管閾值電壓調(diào)整。

可選的，通過減少上述離子注入?yún)^(qū)的邊緣與所述上拉晶體管有源區(qū)的距離來提高所述上拉晶體管的閾值電壓。

可選的，通過增加上述離子注入?yún)^(qū)的邊緣與所述上拉晶體管有源區(qū)的距離來降低所述上拉晶體管的閾值電壓。

綜上所述，利用與上拉晶體管共用柵極的下拉晶體管的離子注入來調(diào)整上拉晶體管的閾值電壓，從而無需專門針對SRAM上拉晶體管進(jìn)行閾值調(diào)整注入，進(jìn)而減少了光掩膜的形成與去除過程，簡化了工藝，降低了成本。

附圖說明

圖1為本發(fā)明一實(shí)施例所給出的典型的六晶體管靜態(tài)隨機(jī)存儲器(6T-SRAM)單元的結(jié)構(gòu)俯視圖；

圖2與圖3為本發(fā)明一實(shí)施例所提出的SRAM上拉晶體管閾值電壓調(diào)整方法流程圖；

圖4至圖8為本發(fā)明一實(shí)施例所給出的于SRAM制造過程中實(shí)現(xiàn)上拉晶體管閾值電壓調(diào)整的過程示意圖。

具體實(shí)施方式

為使本發(fā)明的目的、特征更明顯易懂，下面結(jié)合附圖對本發(fā)明的具體實(shí)施方式作進(jìn)一步的說明。

在背景技術(shù)中已經(jīng)提及，靜態(tài)隨機(jī)存儲器(SRAM)往往具有多個存儲單元，且每個存儲單元由不同類型的晶體管構(gòu)成。在此給出典型的六晶體管靜態(tài)隨機(jī)存儲器(6T-SRAM)單元的構(gòu)成情況(如圖1所示)，以便于理解本發(fā)明。

請參考圖1，該6T-SRAM單元包括四個有源區(qū)11、21、31和41以及四個柵極12、22、32和42，其形成六個金屬氧化物半導(dǎo)體(MOS)晶體管10、20、30、40、50和60，且每個晶體管上均設(shè)有金屬觸點(diǎn)CA以連接其它元件。其中，MOS晶體管10與20為傳送門晶體管(PG)；MOS晶體管30與40為下拉晶體管(PD)；MOS晶體管50與60為上拉晶體管(PU)。下拉晶體管40和上拉晶體管50共用柵極22，且下拉晶體管30和上拉晶體管60共用柵極32。通常，傳送門晶體管10和20、下拉晶體管30和40為N溝道金屬氧化物半導(dǎo)體(NMOS)晶體管；而上拉晶體管50與60為P溝道金屬氧化物半導(dǎo)體(PMOS)晶體管。