[發(fā)明專利]復位信號延時裝置

有效

• 申請?zhí)枺?/td>: 200810038412.9
• 申請日: 2008-05-29
• 公開（公告）號: CN101286735A
• 公開（公告）日: 2008-10-15
• 發(fā)明（設計）人: 劉勇;王偉;陸建華
• 申請（專利權）人: 那微微電子科技（上海）有限公司
• 主分類號: H03K19/003
• 分類號: H03K19/003;H03K5/135
• 代理公司: 北京德琦知識產權代理有限公司
• 代理人: 王琦;王誠華

技術領域

本發(fā)明涉及信號處理技術，特別是涉及一種復位信號的延時裝置。

背景技術

電路模塊或由多個電路模塊構成的電路系統一般都設置有復位信號，對待復位的電路模塊或電路系統而言，所提供的復位信號有效時間不一定滿足待復位電路模塊或電路系統復位時間要求。

以由若干電路模塊組成的集成電路芯片為例來說明。集成電路芯片中，每個電路模塊的復位信號有效時間不一定相同，因此，集成電路芯片的總體復位信號有效時間不一定能同時滿足集成電路芯片上的每個電路模塊，導致在總體復位信號有效時間內，部分電路模塊無法完成復位，進而，導致整個集成電路芯片復位失敗。比如，集成電路芯片中，大部分電路模塊的復位有效時間為5ms，但存在一個電路模塊，該電路模塊的復位有效時間為10ms，而集成電路模塊的總體復位信號有效時間被設計為8ms，那么，在集成電路芯片復位狀態(tài)下，復位有效時間為10ms的電路模塊不能完成復位，導致整個集成電路芯片無法完成復位。

目前，集成電路芯片或集成電路芯片上的電路模塊通過一個同步觸發(fā)器來延長復位信號的有效周期；但是，如果同步觸發(fā)器的驅動時鐘信號不穩(wěn)定，那么，會導致同步觸發(fā)器處于亞穩(wěn)定狀態(tài)，同步觸發(fā)器的亞穩(wěn)定狀態(tài)又會導致集成電路芯片復位信號的不穩(wěn)定，直接影響系統的正常運行。

由此可見，采用一個同步觸發(fā)器延長復位信號有效周期的方式，無論同步觸發(fā)器是處于穩(wěn)定狀態(tài)，還是處于亞穩(wěn)定狀態(tài)，均導致了集成電路芯片復位失敗率較高的狀況，進而，導致集成電路芯片無法正常運行。

發(fā)明內容

有鑒于此，本發(fā)明的主要目的在于提供一種復位信號延時裝置，通過延長復位信號有效時鐘周期，來降低待復位電路復位失敗率。

為了達到上述目的，本發(fā)明提出的技術方案為：

一種復位信號延時裝置，所述裝置包括延時單元、邏輯處理電路和邏輯適配單元；其中，

所述延時單元，用于根據本地時鐘信號，采用異步計數器進行延時，計數器各級輸出信號作為邏輯適配單元輸入信號；

所述邏輯處理電路，用于根據本地時鐘，復位輸入信號經濾波后作為異步計數器復位信號和邏輯適配單元輸入信號；

所述邏輯適配單元，用于對異步計數器各級輸出信號、經過邏輯處理電路處理的復位輸入信號進行邏輯適配，邏輯適配后的第一輸出信號作為待復位電路復位信號，第二輸出信號作為延時單元的本地時鐘控制信號。

上述方案中，所述延時單元包括門時鐘電路和異步計數器，異步計數器由兩級或兩級以上的觸發(fā)器組成；所述門時鐘電路用于通過所述本地時鐘控制信號控制本地時鐘信號的接通或關斷，所述門時鐘電路輸出信號作為異步計數器第一級觸發(fā)器的時鐘信號；所述異步計數器用于根據所述門時鐘電路輸出信號進行計數，并將各級觸發(fā)器反向輸出信號發(fā)送至所述邏輯適配單元。

上述方案中，所述觸發(fā)器為D觸發(fā)器，所述門時鐘電路輸出信號作為第一級D觸發(fā)器時鐘信號，第一級D觸發(fā)器反向輸出信號作為自身輸入信號；最后一級D觸發(fā)器的反向輸出信號作為自身輸入信號；第一級D觸發(fā)器和最后一級D觸發(fā)器之間的每一級D觸發(fā)器反向輸出信號作為自身輸入信號，前一級D觸發(fā)器反向輸出信號作為下一級D觸發(fā)器時鐘信號；從第一級D觸發(fā)器到最后一級D觸發(fā)器的各級D觸發(fā)器反向輸出信號作為所述邏輯適配單元輸入信號。

上述方案中，所述邏輯適配單元包括一個或非門、一個非門和一個與門；所述或非門輸入信號為所述各級D觸發(fā)器反向輸出信號，所述或非門輸出信號一方面作為所述與門的一個輸入信號，另一方面作為所述非門輸入信號，所述非門輸出信號作為所述門時鐘電路的本地時鐘控制信號，所述邏輯處理電路輸出信號作為所述與門的另一個輸入信號，所述與門輸出信號作為待復位電路復位信號。

綜上所述，本發(fā)明提出的一種復位信號延時裝置，如果復位輸入信號有效，則待復位電路復位信號有效，復位輸入信號由有效電平變?yōu)闊o效電平的跳變觸發(fā)異步計數器進行計數，通過對異步計數器各級觸發(fā)器輸出信號進行邏輯處理，來保證異步計數器計數過程中待復位電路復位信號在復位輸入信號變?yōu)闊o效后仍能保持有效，一直到異步計數器計數結束，因此，本發(fā)明所述復位信號延時裝置大大降低了待復位電路復位失敗率。

附圖說明

圖1為本發(fā)明所述復位延時裝置的組成結構示意圖。

圖2為延時單元的組成結構示意圖。

圖3為本發(fā)明實施例所述復位延時裝置的組成結構示意圖。

圖4為本發(fā)明實施例的信號時序圖。

具體實施方式

為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖及具體實施例對本發(fā)明作進一步地詳細描述。