[發明專利]采用運算放大器共享的低功耗流水線模數轉換器

無效

• 申請號: 200810037445.1
• 申請日: 2008-05-15
• 公開（公告）號: CN101277112A
• 公開（公告）日: 2008-10-01
• 發明（設計）人: 任俊彥;范明俊;許俊;李聯
• 申請（專利權）人: 復旦大學
• 主分類號: H03M1/12
• 分類號: H03M1/12;G11C27/02;H03K17/687;H03F3/45
• 代理公司: 上海正旦專利代理有限公司
• 代理人: 陸飛;盛志范

技術領域

本發明屬集成電路技術領域，具體涉及一種采用運算放大器共享的低功耗流水線模數轉換器

背景技術

高速度、低功耗模數轉換器的設計是如今混合信號系統芯片設計中的總體發展趨勢，它在數據通信、液晶顯示驅動、SOC系統、10/100兆以太網等方面都有著廣泛的應用。在眾多種類的模數轉換器電路結構中，流水線結構以其在速度、精度和功耗方面的折衷優勢而成為首要選擇。

流水線結構的基本思想是把總體的轉換精度要求平均分配到每一級，再將每級輸出合并成為最終的轉換結果。圖1是一個傳統每級1.5位的流水線結構模數轉換器的結構示意圖，流水線每一級的結構和功能都相同。每一級子模塊都將前一級的輸出作為本級子模數轉換器的輸入，并同時量化出2位的數字信號。每級量化的數字信號一方面作為本級的輸出，另一方面作為數模轉換器(DAC)的輸入，使得DAC的輸出產生對應于這2位數字信號的模擬信號，然后從本級的輸入信號中減去DAC的輸出信號，再乘以2倍因子作為本級輸出，也即下一級的輸入。每級的傳輸曲線有兩個量化閾值電壓，分別為正負參考電壓的1/4倍(+VR/4和-VR/4)，通過兩個比較器產生兩位的數字輸出，系統每級的余量轉移曲線如圖2所示。2位輸出數據中有1位冗余，這1位冗余數字輸出用于校正比較器的輸入失調，提高模數轉換器的精度。

對于傳統的1.5比特每級流水線模數轉換器，要求達到n比特轉換精度的話，需要流水線n-1級和一個采樣保持級。一般最后一級流水線用兩位全并行模數轉換器，這樣傳統的n位模數轉換器就需要n-1個運算放大器，并且前后兩級的運算放大器是交替工作的，他們占據了整個模數轉換器的主要功耗。為了減少功耗，可以將流水線中前后兩級的運算放大器共享。在兩相互不交迭的時鐘控制下分別交替地為前后兩級工作。不過共享運算放大器會積累電荷，影響精度，增加了設計難度。

發明內容

本發明的目的在于提供一種采用運算放大器共享的低功耗高速流水線模數轉換器，以克服現有高速模數轉換器的功耗大的問題。

本發明設計的模數轉換器，由輸入采樣保持電路7，6級余量增益電路8、9、10、11，1級2位全并行模數轉換器12，用于運算放大器共享的切換開關1、2、4、5，1’、2’、4’、5’，6個子模數轉換器17、18、19、20，6個子數模轉換器13～16，流水線輸出時鐘同步電路21和數字校正電路22構成，其結構見圖3所示，圖中電路系統中間的流水線結構省略。采樣保持電路7和6級余量增益電路依次相連，最后一級為2位全并模數轉換器12每級余量增益電路的輸入端依次與各級子模數轉換器相連，各級子模數轉換器又依次分別與對應的各級子數模轉換器相連，各子模數轉換器均有兩個閾值電壓，得到2位數字輸出，經過后級數據校正，從而得到實際結果。6個子模數轉換器只需要3個運算放大器，連續的兩級共用一個運算放大器，如第8、9級共用運算放大器3，第10、11級共用運算放大器6，共產生12位需校正的數據，與最后一級2位全并行模數轉換器12的2位輸出一起經過輸出時鐘同步電路21后得到14位數據，這14位數據經過數字校正電路22進行數字校正，得到最后的8位量化輸出。采樣保持電路7在流水線結構最前端，對輸入信號進行采樣，提高模數轉換器處理高頻信號的能力，保持信號成為階梯的穩定值，從而降低對第1級余量增益電路和比較器的要求，同時調整信號幅度以便于后級量化。

本發明中，采樣保持電路7采用柵壓自舉的采樣開關技術和電荷充分布式采樣保持結構，以提高信號輸入的共模電壓范圍和線性度。圖4是采樣保持電路結構示意圖，電路在雙相非交疊時鐘下工作。在前半周期時鐘內，開關23～28導通，開關29、30、35斷開，通過開關23、24對輸入信號進行采樣，電荷存儲到電容31、32上；后半周期時鐘內，開關23～28斷開，開關29、30、35導通，電容31、32上的電荷轉移分布到電容33、34上，存儲在電容上的電荷使運放為閉環工作狀態，對輸入信號進行保持處理。