[發明專利]基于多端口存儲電路的多端口交換路由電路架構

無效

• 申請號: 200810035451.3
• 申請日: 2008-04-01
• 公開（公告）號: CN101552712A
• 公開（公告）日: 2009-10-07
• 發明（設計）人: 李煜文
• 申請（專利權）人: 上海摩晶電子科技有限公司
• 主分類號: H04L12/56
• 分類號: H04L12/56
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域(正文內容)

本發明用于交換路由電路，主要用于切換多端口鏈路層(MAC)之間的數據流。提出了一種基于多端口存儲電路的硬件設計。

背景技術(正文內容)

在多端口換路由電路中，隨著數據流速(從100MB/S到10GB/S)的指數成長和端口數(從4到64以上)的幾何成長，數據的吞吐量成超指數增長，帶來了對多端口交換路由電路架構的嚴重挑戰。

典型的多端口交換路由電路架構見附圖(1)，其基本原理為所有端口的MAC單元掛在同一高速數據總線上，而此高速數據總線受一總線仲裁器的控制。當輸入MAC的數據包到來時，系統主控制器拆出包的前綴(HEADER)，捋其信息送往地址檢索表，而酬載(PAYLOAD)則送往總線緩沖存儲區。檢索表的結果再反饋給系統主控制器，后者指揮數據總線仲裁器，通過高速數據總線完成把輸入MAC的數據送往輸出MAC

這種架構的主要缺陷是：

1)總線吞吐量巨大，如果端口多，只能用時分法解決，總線帶寬限制了高速性能，而高總線帶寬則大大地提高了設計難度

2)首先受總線帶寬限制，同時仲裁也更復雜，總線利用率降低，進一步限制了高速性能

3)滯后(LATENCY)嚴重

4)緩沖存儲大，增加成本

發明內容(正文內容)

本發明是一種基于多端口存儲電路的特制交換路由電路硬件設計架構。它的主要特點是

-以多端口存儲電路為核心切換機制

-各端口的MAC單元直接與多端口存儲單元電路的讀寫開關(PASSGATE)連接

-MAC之間的數據通路經過多端口存儲電路，完成“點到點”搬運，不擁擠在一條總線上

具體工作原理如下：

MAC單元與多端口存儲單元電路的讀寫開關()連接，每個MAC對應一路當輸入MAC的數據包到來時，系統主控制器拆出包的前綴(HEADER)，捋其信息送往地址檢索表，而酬載(PAYLOAD)部分則直接存入多端口存儲電路。檢索表的結果反饋給系統主控制器，后者發指給仲裁器，仲裁器再經過地址解碼器，打開符合檢索結果的讀寫開關()從而直接把來自輸入MAC的數據送往輸出MAC。

附圖說明(正文內容)

圖(1)為傳統多端口交換路由芯片示意圖。

A是端口的PHY(或芯片IO)

B是端口的MAC

C芯片的系統控制器

D是數據緩沖存儲器

E是地址檢索表(典型的是片內或片外CAM)

F是數據總線仲裁器

G是高速數據總線。

圖(2)為本發明之核心的多端口存儲器單元

A是記憶單元

B是WORDLINE(字節物理地址)

C是讀寫開關(PASSGATE)

D/E是BITLINE(讀寫數據線)

注意這只是最基本的架構，存儲器單元可以根據設計要求進行晶體管級的優化，這里給出的電路只是為了便于說明圖(3)中的存儲器單元。

圖(3)為采用本發明之架構的多端口交換路由芯片示意圖。

A是端口的PHY(或芯片IO)

B是端口的MAC

C芯片的系統控制器

D是多端口存儲器單元陣列

E是地址檢索表(典型的是片內或片外CAM)

具體實施方式(正文內容)

多端口存儲單元可以用傳統的多端口SRAM設計方法實現，其中最典型的方法在附圖(2)中以給出。進一步優化的晶體管級單元電路設計捋另行發布。

考慮到端口多的條件下每路端口讀寫共四個PASSGATE可能成本太高，可以采用非對稱方式，而讀出感應可以用差分或非差分方式實現。為提高讀出速度，可以在單元電路中增加讀緩沖/驅動的做法。