[發明專利]芯片中模擬開關控制電路

無效

• 申請號: 200810034942.6
• 申請日: 2008-03-21
• 公開（公告）號: CN101540599A
• 公開（公告）日: 2009-09-23
• 發明（設計）人: 戴忠偉
• 申請（專利權）人: 廣芯電子技術（上海）有限公司
• 主分類號: H03K17/687
• 分類號: H03K17/687
• 代理公司: 上海智信專利代理有限公司
• 代理人: 胡美強

技術領域

本發明涉及一種芯片，尤其涉及該芯片中開關控制電路。

背景技術

由圖1可見：現有技術中CMOS開關由兩部分組成，NMOS管N1和PMOS管P1，NMOS的開關是由柵極2的電壓高低決定。工作中NMOS管N1柵極2拉到高電平VDD，NMOS管N1打開，柵極2拉到低電平GND，NMOS關斷，PMOS管P1的柵極5拉到低電平GND，PMOS管P1打開，柵極5拉到高電平VDD，PMOS管關斷。

由于采用P^-襯底的CMOS工藝，所以NMOS管的襯底為P^-4始終接地GND而PMOS管的襯底6是N阱，它的電壓是浮動的.目前普遍的設計是接VDD或接它的源3端；如果接了它的源端，PMOS管的開啟電壓VTP會降低，相應的PMOS管的導道電阻會變小，這對開關導通是有利的；可是這樣連接也帶來一個問題.開關在關斷時(5接VDD)由于1.3端電壓的不確定，就有可能造成1端比3端電壓高，這樣的結果是1端到N阱6端的二極管就會導通形成通路，開關就無法關斷；如果將6端接到1端，也會有同樣的情況發生。另外一種線路結構就是將N阱6接VDD(圖2)，這樣在關斷時就不會出現以上的漏電現象。但這樣可能直接會產生另一個不好的效果：當開關導通時(5接GND)，由于N阱6接VDD，1腳和3腳的電壓會從GND變化到VDD，這樣就會使PMOS管的開啟電壓VTP由于襯底效應而增大，從而使PMOS管的導通電阻變大，且導通電阻變化范圍也變大，從而影響電阻的平坦度。

發明內容

本發明需要解決的技術問題是提供了一種芯片中模擬開關控制電路，旨在解決上述問題；

為了解決上述技術問題，本發明是通過以下技術方案實現的：

本發明包括：第一NMOS管、第一PMOS管；還包括：第二PMOS管、第三PMOS管、第四PMOS管；所述的第二PMOS管和第三PMOS管的柵極與第一PMOS管的柵極相接，所述的第二PMOS管和第三PMOS管的源極和襯底相連，并與第一PMOS管的襯底和第四PMOS管的漏極相接；第二PMOS管和第三PMOS管的漏極分別和第一PMOS管的源極和漏極相連；第四PMOS管的源極與VDD相接。

與現有技術相比，本發明的有益效果是：使開關關斷后的漏電路減低到了最小，使開關打開后的導通電阻最小，電阻的平坦度最好。

附圖說明

圖1是現有模擬開關一種線路示意圖；

圖2是現有模擬開關另一種線路示意圖；

圖3是本發明的線路示意圖；

具體實施方式

下面結合附圖與具體實施方式對本發明作進一步詳細描述：

由圖3可見：本發明包括：第一NMOS管、第一PMOS管；還包括：第二PMOS管、第三PMOS管、第四PMOS管；所述的第二PMOS管和第三PMOS管的柵極與第一PMOS管的柵極相接，所述的第二PMOS管和第三PMOS管的源極和襯底相連，并與第一PMOS管的襯底和第四PMOS管的漏極相接；第二PMOS管和第三PMOS管的漏極分別和第一PMOS管的源極和漏極相連；第四PMOS管的源極與VDD相接。

本發明在PMOS管P1的襯底6和PMOS的源、漏(1.3)間增加了兩個PMOS管(P2.P3).同時將襯底和VDD間通過另外一個PMOS管P4連在一起。

本發明的工作原理：當PMOS管P1打開時即柵極5接低電壓GND時.同時P2和P3也打開.這樣P1的襯底和P1的源、漏(1.3)連在一起.從而消除了襯底效應.使導通電阻減小，并提高了導通電阻的平坦度，當開關關斷時，即PMOS管P1的柵極5接高電平VDD時，P1、P2、P3都關斷，同時P4打開，這樣P1的N阱襯底通過P4被拉到VDD，這樣當1.3腳的電壓在GND到VDD間變化時，P1的襯底始終接高電壓VDD，這樣就避免了PMOS管P1襯底的漏電流，使開關關斷后的漏電路減低到了最小。