[發(fā)明專利]抗差分功耗分析攻擊的全定制先進密碼算法的字節(jié)替換電路

無效

• 申請?zhí)枺?/td>: 200810034326.0
• 申請日: 2008-03-06
• 公開（公告）號: CN101527628A
• 公開（公告）日: 2009-09-09
• 發(fā)明（設計）人: 韓軍;李亮;曾曉洋;趙佳
• 申請（專利權）人: 復旦大學
• 主分類號: H04L9/06
• 分類號: H04L9/06;H03K19/0948
• 代理公司: 上海正旦專利代理有限公司
• 代理人: 陸 飛;盛志范

1、一種抗差分功耗分析攻擊的全定制AES?SubByte電路，其特征在于AES?SubByte模塊用下列基本單元實現(xiàn)：INV、AND2D1、AND3D1、XOR2D1和XOR3D1；其中INV是普通cmos的反相器，AND2D1、AND3D1、XOR2D1和XOR3D1是基于靈敏放大器邏輯基本單元，用流水線結(jié)構代替直接相連，采用的鎖存器是基于靈敏放大器邏輯的鎖存器。

2、根據(jù)權利要求1所述的電路，其特征在于所述的靈敏放大器邏輯由靈敏放大器部分(11)、差分下拉網(wǎng)絡(12)和第1nmos管(N3)組成；其中靈敏放大器部分(11)由第1pmos管(P1)、第2pmos管(P2)、第3pmos管(P3)、第4pmos管(P4)和第2nmos管(N1)、第3nmos管(N2)、第4nmos管M1組成，第2pmos管(P2)的D端和第2nmos管(N1)的D端、第3pmos管(P3)的D端和第3nmos管(N2)的D端分別相連，第1pmos管(P1)的S端、第2pmos管(P2)的S端、第3pmos管(P3)的S端和第4pmos管(P4)的S端都連接到電源VDD，第2nmos管(N1)的S端和第3nmos管(N2)的S端分別接在第1節(jié)點X和第2節(jié)點Y上；第1pmos管(P1)的D端、第2pmos管(P2)的D端和第3pmos管(P3)的G端相連，為第1個輸出OUT；第3pmos管(P3)的D端、第4pmos管(P4)的D端和第2pmos管(P2)的G端相連，為第2個輸出NOUT；第2pmos管(P2)的G端和第2nmos管(N1)的G端相連，第3pmos管(P3)的G端和第3nmos管(N2)的G端相連；第1pmos管(P1)的G端和第4pmos管(P4)的G端都接時鐘CLK；第4nmos管M1的G端接VDD，第4nmos管M1的S端和第4nmos管M1的D端分別接在第1節(jié)點X和第2節(jié)點Y上；差分下拉網(wǎng)絡(12)上端分別與第1節(jié)點X和第2節(jié)點Y連接，下端和第3節(jié)點Z相連；第1nmos管(N3)的D端連接到第3節(jié)點Z，第1nmos管(N3)的G端連接時鐘CLK，第1nmos管(N3)的S端連接到地。

3、根據(jù)權利要求1所述的兩輸入靈敏放大器與門AND2D1由靈敏放大器部分(21)、差分下拉網(wǎng)絡(22)和第9nmos管(N3)組成；其中靈敏放大器部分(21)和靈敏放大器邏輯原理圖1中的靈敏放大器部分11結(jié)構相同；差分下拉網(wǎng)絡(22)由第5nmos管(N4)、第6nmos管(N5)、第7nmos管(N6)和第8nmos管(N7)組成；第5nmos管(N4)的D端連到第4節(jié)點X，第5nmos管(N4)的S端與第6nmos管(N5)的D端相連，第6nmos管(N5)的S端連到第6節(jié)點Z，第7nmos管(N6)的D端連到第5節(jié)點Y，第7nmos管(N6)的S端連到第5nmos管(N4)的S端，第8nmos管(N7)的D端連到第5節(jié)點Y，第8nmos管(N7)的S端連到第6節(jié)點Z；第5nmos管(N4)的G端連到第1輸入A、第6nmos管(N5)的G端連到第2輸入B、第7nmos管(N6)的G端連到第3輸入NA和第8nmos管(N7)的G端連到第4輸入NB；第9nmos管(N3)的D端連接到第6節(jié)點Z，第9nmos管(N3)的G端連接時鐘CLK，第9nmos管(N3)的S端連接到地。