[發明專利]三維立體結構相變存儲器芯片的電路設計準則及實現方法

有效

• 申請號: 200810033924.6
• 申請日: 2008-02-26
• 公開（公告）號: CN101236780A
• 公開（公告）日: 2008-08-06
• 發明（設計）人: 宋志棠;丁晟;劉波;寶民;封松林;劉衛麗
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: G11C11/56
• 分類號: G11C11/56;G11C16/02;H01L27/115
• 代理公司: 上海智信專利代理有限公司
• 代理人: 潘振甦

技術領域

本發明針對三維立體結構相變存儲芯片的整體電路設計準則及實現方法，涉及大規模集成電路領域。

背景技術

硫系化合物隨機存儲器(Chalcogenide-Random?Access?Memory，簡稱C-RAM)是基于S.R.Ovshinsky在20世紀60年代末70年代初(Phys.Rev.Lett.，21，1450～1453，1968)；(Appl.Phys.Lett.，18，254～257，1971)提出的硫系化合物薄膜可以應用于相變存儲介質的構想基礎上發展而來的。2001年intel公司首次報道4MB的C-RAM，2006年底Samsung公司已經報道了512MB?C-RAM。目前主流的非揮發性存儲器主要是閃存。但是按照摩爾定律，現有的存儲單元設計在45nm制程以下時，很難繼續保持其非易失性的特性。相變存儲器由于在寫入新數據時無須進行擦去原數據的處理，其數據寫入速度可達到傳統閃存的幾十至幾百倍，而功耗卻不到閃存的一半，尺寸也比閃存小很多；并且相變存儲器的耐用性極佳，使用壽命遠長于傳統閃存。基于這些因素，業界普遍認為在45nm以下，相變存儲器將會代替閃存(flash)成為主流的非揮發性存儲器(no-volatile?memory，簡稱NVM)。目前國際上已有Ovonyx、Intel、Samsung、STMicroelectronics、Infineon、Elpida、Philips和IBM等公司在開展C-RAM存儲器的研究，基本都處在技術完善和可制造性方面的研發工作。

隨著相變存儲器存儲器容量的不斷加大，存儲單元的不斷減小，其外圍電路也日趨復雜，所占面積也不斷增加。如圖1所示，存儲陣列與外圍電路制作于同一塊硅片上。存儲芯片整體的面積將有一大部分耗費在外圍電路上。這不僅不利于高密度高容量相變存儲器的制備，更對外圍電路的設計提出了面積上的更為苛刻的要求。在面積上苛刻的要求必然導致電路設計者們放棄速度、功耗等方面的性能以換取面積，從而不利于芯片設計低壓低功耗，高速高密度的實現。如何在保持性能的前提下降低相變存儲器外圍電路面積已經成為一個恒久性的課題。

利用特殊的芯片制備工藝，如鍵合等手段，可以制作成三維立體結構相變存儲芯片，將外圍電路“埋藏”在存儲陣列下面(已另案申請)，如圖2b所示。這樣就使得外圍電路的面積不會影響到整體芯片的面積。采用三維立體結構相變存儲芯片制備手段，可以提高存儲芯片面積的利用率。

由于外圍電路“埋藏”在相變存儲陣列之下，其電路設計，布局方式，布線手段都會與傳統的外圍電路設計方式不同。為了能使三維立體結構相變存儲芯片得到最優化的性能，本發明試圖提出一套全新的設計思路。本發明的目的即在于此。

發明內容

本發明的目的在于提供一種針對三維立體結構的相變存儲器芯片的整體設計準則及其相應的實施方法。為了最大限度的利用存儲器的面積，存儲陣列布滿整個存儲芯片。所以，本發明提出的電路結構是針對存儲陣列布滿整個存儲芯片這一特點的優化方案。外圍電路埋藏于存儲陣列下面，存儲陣列能夠布滿整個存儲芯片是本發明最大的優勢之處。

為了實現上述優勢，本發明首先對存儲陣列下的外圍電路作一合理分割，其次對分割后的外圍電路相互控制問題提出一套解決方案，最后基于上述兩點提出了外圍電路的拼接方案。以此在電路設計層面徹底實現存儲陣列布滿整個存儲芯片的三維立體結構相變存儲芯片。

本發明的第一個內容是整個存儲陣列下的外圍電路作一個合理分割。這個分割方式是根據功能將存儲陣列劃分為一般存儲塊和功能性存儲塊，同時根據存儲塊布局位置又可分為角存儲塊、邊存儲塊、中間存儲塊等。下面詳細闡述這一分割方式：

欲將存儲陣列布滿整個存儲芯片，除了將與存儲陣列有直接聯系的譯碼器、驅動電路、靈敏放大器“埋藏”在存儲陣列之下外，還要將與存儲陣列有間接關系的外圍控制電路也埋藏到存儲陣列之下。由于外圍控制電路也“埋藏”在部分存儲陣列下面，那么這些“埋藏”了外圍控制電路的存儲塊必定與那些沒有“埋藏”外圍控制電路的存儲塊不同。為了體現從低至上(bottom-up)的設計思想，對于存儲陣列的分割除考慮功耗、速度的影響外，還必須考慮功能性因素，在本發明中功能性因素是應當首先考慮的。