[發(fā)明專利]基于RapidIO互聯(lián)的多核DSP陣列媒體處理系統(tǒng)及其方法

無效

• 申請?zhí)枺?/td>: 200810025491.X
• 申請日: 2008-05-06
• 公開（公告）號: CN101282477A
• 公開（公告）日: 2008-10-08
• 發(fā)明（設計）人: 虞水中;吳濤
• 申請（專利權）人: 艾諾通信系統(tǒng)（蘇州）有限責任公司
• 主分類號: H04N7/26
• 分類號: H04N7/26;G06F13/40
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發(fā)明涉及一種多核DSP系統(tǒng)中的任務調度方法，特別涉及一種基于RapidIO互聯(lián)的多核DSP陣列媒體處理系統(tǒng)及其方法。

背景技術

多媒體處理(如H.263，MPEG-4，H.264編解碼?轉碼)都涉及都非常復雜的數(shù)學運算，需要耗費大量的處理資源，例如：H.264?CIF(352x288像素點)格式實時每秒30幀的編碼運算需要耗費1000Mhz以上的通用CPU運算資源，目前最快的Intel?P4?4GHz的CPU也只能支持4～5路，最快的單核DSP也只能支持7～8路。傳統(tǒng)的單個單核DSP無法處理高清(HD?Full?HD)的視頻。為了滿足大量并行數(shù)據(jù)處理，DSP借助PCI總線接口，通過PCI橋可以實現(xiàn)多DSP總線互連，共享彼此的資源，使DSP之間可以直接進行數(shù)據(jù)交換。通用總線結構存在的主要問題是：當系統(tǒng)總線存在多個設備時，每個設備共用總線帶寬，需要通過仲裁分時占用總線，造成每個設備可使用的總線帶寬不足。由于半導體技術的發(fā)展遭遇到了技術瓶頸，單純提高芯片的主頻不再可行，從通用CPU到DSP都在向多核處理器的構架遷移。有些復雜的運算需要多顆多核DSP處理，RapidIO是一種高速、包交換式點對點協(xié)議，具有可預測的低時延特性，非常適合于在視頻轉碼、工業(yè)成像、媒體網(wǎng)關、無線基站、以及其它對帶寬和低時延有嚴格要求的應用中連接可擴展的多個DSP。目前，RapidIO在高清多媒體處理領域的應用還有待于進一步的開發(fā)和應用。

發(fā)明內容

為了克服現(xiàn)有技術存在的不足，本發(fā)明提供一種多核DSP的動態(tài)任務分配和調度的媒體處理系統(tǒng)及其方法。

為了達到上述發(fā)明目的，本發(fā)明采取的技術方案是提供一種基于RapidIO互聯(lián)的多核DSP陣列多媒體處理系統(tǒng)，其特點在于：它由RapidIO將3個以上的多核DSP串行互聯(lián)，封裝在一個芯片內部，其核之間的通信采用高速總線和共享內存來實現(xiàn)；所述的串行互連形式為星型拓撲結構、Mesh拓撲結構、環(huán)型拓撲結構或點到點拓撲結構中的一種或它們的組合；所述的多核DSP，其中，1個為高清編碼器，1個為畫面融合器，其余為高清解碼器。

本發(fā)明技術方案還提供一種基于RapidIO互聯(lián)的多核DSP陣列多媒體處理方法，其特點在于步驟如下：

(1)將高清媒體處理流分別發(fā)送到多個多核DSP高清解碼器進行解碼處理；

(2)將上述處理結果通過RapidIO傳輸?shù)搅硗?個多核DSP畫面融合器中進行畫面融合處理；

(3)再將處理后的信號送入多核DSP高清編碼器中進行編碼處理。

本發(fā)明應用了業(yè)界領先的RapidIO交換技術，能夠在每個DSP芯片之間分別提供一個最高10Gbps的低延時數(shù)據(jù)交換通路，保證了流水線方式處理的可行性。同時，由于本發(fā)明的每個DSP芯片只承擔處理某一項功能，極大提高單個DSP芯片的處理密度，多核DSP的動態(tài)任務分配和調度方法，能夠高效地根據(jù)每個DSP內核的處理負載實時分配處理任務。

附圖說明

圖1是本發(fā)明實施例基于RapidIO互聯(lián)的DSP星型拓撲結構示意圖；

圖2是多媒體處理方法的工作流程圖；

圖3是本發(fā)明實施例基于RapidIO互聯(lián)的DSP?Mesh拓撲結構示意圖；

圖4是本發(fā)明實施例基于RapidIO互聯(lián)的DSP環(huán)型拓撲結構示意圖；

圖5是本發(fā)明實施例基于RapidIO互聯(lián)的DSP點到點拓撲結構示意圖。

具體實施方式

下面結合附圖和實施例對本發(fā)明作進一步描述：

實施例1：

參見附圖1，它是本實施例基于RapidIO互聯(lián)的多核DSP星型拓撲結構示意圖；5個多核DSP通過RapidIO?Switch呈星型連接，多核DSP中，1個為高清編碼器，1個為畫面融合器，3個為高清解碼器。本實施例將5個DSP核封裝在一個芯片內部，核之間通過高速總線和共享內存來通信。每個DSP核獨立運行在高達1GHz的頻率上，極大提高單個DSP芯片的處理密度，同時降低功耗和面積。