[發(fā)明專利]基于DW8051核的現(xiàn)場可編程門陣列片上可編程系統(tǒng)

有效

• 申請?zhí)枺?/td>: 200810016643.X
• 申請日: 2008-05-30
• 公開（公告）號: CN101286181A
• 公開（公告）日: 2008-10-15
• 發(fā)明（設(shè)計）人: 袁東風(fēng);徐加利;仝紅紅;李征;鄭杰;王祖強;徐輝;李玲;宗振興;徐超;王恒;王昆;劉文倩;杜輝;范奉艷
• 申請（專利權(quán)）人: 山東大學(xué)
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 濟南金迪知識產(chǎn)權(quán)代理有限公司
• 代理人: 王緒銀

技術(shù)領(lǐng)域

本發(fā)明涉及一種基于FPGA(現(xiàn)場可編程門陣列)的片上可編程系統(tǒng)(SOPC)。

背景技術(shù)

傳統(tǒng)上，為了設(shè)計嵌入式系統(tǒng)，設(shè)計人員需要選擇三類不同的硬件器件——處理器、邏輯器件和存儲器。今天，結(jié)合所有這些器件可以創(chuàng)造出單個SOC(片上系統(tǒng))解決方案，從而提高了速度、縮小了尺寸，更重要的是降低了總體系統(tǒng)成本。開發(fā)新的SOC器件需要許多關(guān)鍵因素，包括新的開發(fā)工具、領(lǐng)先的制造技術(shù)和半導(dǎo)體IP核。考慮到技術(shù)發(fā)展，基于ASIC(專用集成電路)的SOC行業(yè)仍面臨許多挑戰(zhàn)，因此阻礙了其發(fā)展。采用CPLD(復(fù)雜可編程邏輯器件)可使SOC設(shè)計具有顯著的靈活性，但由于處理器內(nèi)核通常是硬核，所以其伸縮性極小。目前，ARM等一些公司推出的各種可配置處理器內(nèi)核(軟核)正在改變著SOC的設(shè)計。Altera和Xilinx公司將自己生產(chǎn)的可配置CPLD、FPGA與可配置處理器內(nèi)核結(jié)合在一起，推出了片上可編程系統(tǒng)(SOPC，System?On?Programmable?Chip)解決方案。

SOPC技術(shù)，涵蓋了嵌入式系統(tǒng)設(shè)計技術(shù)的全部內(nèi)容，除了以處理器和實時多任務(wù)操作系統(tǒng)為中心的軟件設(shè)計技術(shù)、以PCB(印刷電路板)和信號完整性分析為基礎(chǔ)的高速電路設(shè)計技術(shù)以外，還涉及到軟硬件協(xié)同設(shè)計技術(shù)。基于FPGA的SOPC結(jié)合了SOC和FPGA各自的優(yōu)點，一般具有以下基本特征：至少包含一個嵌入式處理器內(nèi)核；具有小容量片內(nèi)高速RAM資源；豐富的IPCore資源可供選擇；足夠的片上可編程邏輯資源；處理器調(diào)試接口和FPGA編程接口；可能包含部分可編程模擬電路；單芯片、低功耗、微封裝。由于技術(shù)參差不齊，目前市面上的部分片上可編程系統(tǒng)運行速度較低，系統(tǒng)的抗干擾性和穩(wěn)定性差。

DW8051核是Synopsys公司Design?Ware庫中的一個IP(Intellectual?property)核，指令兼容MCS-51系列單片機，其平均運行速度是普通單片機的3倍。是經(jīng)過業(yè)界驗證的成熟的8位IP核。

發(fā)明內(nèi)容

本發(fā)明針對現(xiàn)有片上可編程系統(tǒng)(SOPC)存在的問題，提供一種系統(tǒng)運行速度快、系統(tǒng)抗干擾性和穩(wěn)定性強的基于DW8051核的現(xiàn)場可編程門陣列片上可編程系統(tǒng)。

本發(fā)明的基于DW8051核的現(xiàn)場可編程門陣列片上可編程系統(tǒng)以DW8051核為核心，包括存儲器、外部接口和為整個系統(tǒng)提供時鐘和復(fù)位信號的時鐘復(fù)位電路；存儲器包括ROM程序存儲器、擴展數(shù)據(jù)存儲器和內(nèi)部數(shù)據(jù)存儲器三部分存儲空間；外部接口電路包括SFR(特殊功能寄存器)譯碼模塊、IIC總線接口、外設(shè)小系統(tǒng)三個小模塊；時鐘復(fù)位電路包括時鐘信號產(chǎn)生和復(fù)位信號產(chǎn)生兩個模塊。

所有外部接口掛接在DW8051的SFR總線上，通過該總線將外部數(shù)據(jù)映射到內(nèi)部RAM的SFR寄存器中，通過DW8051的SFR總線的地址線將SFR寄存器的地址送出，通過SFR譯碼模塊，產(chǎn)生選通端，選擇相應(yīng)的外設(shè)接口；當信號通過端口輸出時，將選通端連接到IIC總線接口和外設(shè)小系統(tǒng)模塊，并根據(jù)寄存器的映射關(guān)系，將SFR的輸出數(shù)據(jù)通過總線連到相應(yīng)的端口，保證外部端口對相應(yīng)的SFR寄存器進行操作。當外部信號輸入時，通過SFR_DATA_IN信號將數(shù)據(jù)送入SFR譯碼模塊，由譯碼模塊選擇正確的數(shù)據(jù)，送到SFR數(shù)據(jù)輸入總線上。

本發(fā)明的片上可編程系統(tǒng)由于內(nèi)部集成了成熟的DW8051核，平均運行速度是普通單片機的3倍，提高了系統(tǒng)的運行速度；由于在FPGA內(nèi)部實現(xiàn)控制邏輯，增強了系統(tǒng)的抗干擾性，穩(wěn)定性。本發(fā)明可以根據(jù)實際系統(tǒng)需要修改相應(yīng)邏輯算法，具有很強的靈活性和可配置性。

附圖說明

圖1是本發(fā)明的系統(tǒng)框圖。

圖2是DW8051宏單元輸入輸出信號圖。

圖3是RTL代碼設(shè)計頂層框圖。

圖4是時鐘信號發(fā)生器設(shè)計原理圖。

圖5是復(fù)位信號發(fā)生器設(shè)計原理圖。

圖6是SFR譯碼模塊設(shè)計框圖。

圖7是IIC模塊設(shè)計框圖。

圖8是DW8051模塊設(shè)計框圖。

具體實施方式

如圖1所示，本發(fā)明的整個系統(tǒng)是以Synopsys公司提供的DW8051核為核心，包括了存儲器設(shè)計、外部信號接口設(shè)計和為整個系統(tǒng)提供時鐘和復(fù)位信號的設(shè)計等三部分。

圖2是DW8051宏單元輸入輸出信號圖。它包含了四個獨立的尋址路徑，即SFR總線、mem總線(外部RAM總線)、iram總線(內(nèi)部RAM總線)和irom總線(程序存儲器總線)；兩個串行通信口UART0和UART1；可編程配置的7個或13個外部中斷源；三個定時器/計數(shù)器；還有一些指示系統(tǒng)內(nèi)部執(zhí)行狀態(tài)的引出端口。