[發(fā)明專利]存儲器裝置與其更新方法有效
| 申請?zhí)枺?/td> | 200810001495.4 | 申請日: | 2008-01-29 |
| 公開(公告)號: | CN101499314A | 公開(公告)日: | 2009-08-05 |
| 發(fā)明(設計)人: | 林建宏;李子芳;王啟龍 | 申請(專利權)人: | 財團法人工業(yè)技術研究院 |
| 主分類號: | G11C11/406 | 分類號: | G11C11/406 |
| 代理公司: | 北京市柳沈律師事務所 | 代理人: | 蒲邁文 |
| 地址: | 中國臺*** | 國省代碼: | 中國臺灣;71 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 存儲器 裝置 與其 更新 方法 | ||
技術領域
本發(fā)明涉及一種存儲器陣列的更新方法與更新電路。
背景技術
隨著制造工藝的演進,在高度整合的系統(tǒng)單芯片中,嵌入式存儲器所 占的比例越來越高。根據(jù)調查,專家學者預測在2010年,嵌入式存儲器占 系統(tǒng)單芯片中的比例將高于60%。因此在提高嵌入式存儲器密度的同時, 如何提升存儲器的效能與節(jié)省功率消耗成為現(xiàn)今重要的課題。
圖1示出了動態(tài)隨機存取存儲器的架構圖。請參照圖1,動態(tài)隨機存取 存儲器100的基本架構包括陣列形式排列的存儲器陣列(Memory?Array)110、 多任務器(Multiplexer)120、存取列地址譯碼器(Row?Address?Decoder)130、 行選擇器(Column?Selector)140、二進制計數(shù)器(Binary?Counter)150、感應放 大器160、以及預充電(Pre-charge)電路170。存儲器陣列110中主要是由多 條字符線112與位線114以陣列方式交錯排列,而每個交錯點則有一存儲 單元(Memory?Cell)116,而存儲器陣列110則由多個存儲單元116所組成, 每一個存儲單元116由晶體管及儲存電容所組成。
當動態(tài)隨機存取存儲器100經(jīng)由收到存取列地址(Access?Row?Address, 下面以ARA簡稱)時,會先經(jīng)過存取列地址譯碼器130譯碼后,經(jīng)由多任務 器120致能與列地址RA對應的字符線112,以開啟此字符線112上的所有 晶體管。因此,電容內儲存的電荷便會流至所屬縱向的位線114,再通過感 應放大器160將數(shù)據(jù)放大。而行地址(Column?Address,下面以CA簡稱)經(jīng) 由行譯碼器(Column?Decoder)142傳送相關地址信息給行選擇器140,則將 行地址CA所對應的數(shù)據(jù)DATA傳送讀出或寫入。而在進行數(shù)據(jù)的讀取或 者寫入之后,所有數(shù)據(jù)會再經(jīng)由回授電路充回存儲單元116。
值得注意的是,即使存儲單元116內的晶體管為關閉的狀態(tài),電容所 儲存的電荷也會因漏電流而隨時間逐漸消逝,造成數(shù)據(jù)流失。因此存儲器 必須提供周期性更新數(shù)據(jù)的機制。一般而言,每隔一段時間,例如:電容 內電荷消逝至最小可檢測電荷的時間,系統(tǒng)便利用二進制計數(shù)器150逐一 提供更新列地址(Refresh?Address,下面簡稱REFA),并且藉由控制多任務 器102選擇輸出更新列地址REFA。
在經(jīng)過存取列地址譯碼器130將更新列地址REFA譯碼后,致能更新 列地址REFA所對應的字符線,以開啟對應字符線112上所有存儲單元116 的晶體管,使得電容內電荷流至所屬縱向位線114。之后通過感應放大器 160將數(shù)據(jù)放大后,經(jīng)回授電路充回存儲單元116,藉以在數(shù)據(jù)流失前將存 儲器內所有地址的數(shù)據(jù)更新。而在執(zhí)行存儲器的更新的同時,外部必須停 止對存儲器的存取,也因此影響存儲器的效能。
目前有諸多改善存儲器效能的方法,例如:提高電容的大小或者減少 漏電流,藉以延長電容內電荷消逝至最小可檢測電荷的時間。然而,在不 改變工藝的設計之下,一般會藉由減少存儲器的更新次數(shù)來提高存儲器效 能。舉例來說,如圖1的說明,當系統(tǒng)執(zhí)行數(shù)據(jù)的讀取或者寫入動作后, 所有的數(shù)據(jù)皆會經(jīng)由回授電路充回存儲單元101之中,因而這些被存取過 的存儲單元101便無須進行更新的動作。
美國專利公告號6154409號專利案中,提出一種用于假靜態(tài)隨機存取 存儲器的自主列辨識隱藏式更新電路及更新方法。如圖2所示,此專利的 存儲器架構包含控制器201、更新計數(shù)器202、可鎖存叢訊陣列(Latchable Burst?Array)203、列譯碼器204,多任務器205、存儲器陣列206、以及行譯 碼器207。此專利主要為于更新周期內,若控制器201執(zhí)行存儲器的更新的 同時,外部需要存取存儲器,則便會判斷是否有足夠剩余時間可以先暫停 執(zhí)行更新。
如果還有足夠剩余的時間,則利用可鎖存叢訊陣列203記錄這個被暫 停更新的存儲器列,并且讓外部先執(zhí)行存取存儲器。等到外部結束存取后, 或者更新周期內所剩余的時間只夠更新所有未被更新的存儲器列時,控制 器201便從記錄被暫停更新的存儲器列開始,連續(xù)的把先前未被更新的存 儲器列的更新工作完成。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于財團法人工業(yè)技術研究院,未經(jīng)財團法人工業(yè)技術研究院許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業(yè)授權和技術合作,請聯(lián)系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/200810001495.4/2.html,轉載請聲明來源鉆瓜專利網(wǎng)。
- 上一篇:快閃存儲器及其制造方法
- 下一篇:雙箱低音古箏





