[發明專利]靜電放電保護器件以及用于保護半導體器件不受靜電放電事件損害的方法

有效

• 申請號: 200780041846.8
• 申請日: 2007-09-24
• 公開（公告）號: CN101584045A
• 公開（公告）日: 2009-11-18
• 發明（設計）人: A·薩曼;S·畢比
• 申請（專利權）人: 先進微裝置公司
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京戈程知識產權代理有限公司
• 代理人: 程 偉;王錦陽

技術領域

本發明系有關半導體器件，且尤系有關靜電放電保護器件以及用于保護半導體結構的輸入端(input)不受靜電放電事件損害的方法。

背景技術

隨著半導體科技由130nm至90nm技術進步到65nm、45nm、32nm甚至更微小化后，輸出/輸入(I/O)焊盤(pad)及供應定位電路(supplyclamp)之靜電放電(electrostatic?discharge，ESD)保護變得更加有挑戰性。對絕緣體上覆硅(silicon-on-insulator，SOI)技術而言特別是如此，其對于新的制程節點而言系較佳于基體技術(bulk?technology)。ESD事件意指在提供大量電流給半導體結構之短期間所產生的電流(正或負)放電現象。

現今的ESD保護電路具有許多缺點，特別是與SOI技術一起使用時。一些ESD保護電路遭受到高的漏電流(leakage?current)及高電容負載(capacitive?loading)。其它的ESD保護電路(例如那些在SOI襯底上者)可展現較低的漏電流及電容負載，但需要薄的SOI膜，該薄的SOI膜由于高自熱(high?self-heating)而限制器件的ESD能力，遂減少了在ESD應力下之錯誤電流(failure?current)。

因此，期望提供一種展現低泄漏及低電容負載之ESD保護器件。亦期望提供一種能減小器件尺寸的ESD保護器件。此外，期望提供一種利用改良之ESD保護器件來保護半導體結構免于ESD事件損害的方法。再者，從本發明之后續詳述及所附申請專利范圍結合隨附圖式及本發明之背景技術，本發明之其它期望特征及特性將變得明顯。

發明內容

根據本發明之例示實施例，提供一種靜電放電保護器件。該靜電放電保護器件包括硅襯底、設置于該硅襯底內的P⁺型陽極區、以及設置于該硅襯底內而與該P⁺型陽極區串聯之N阱(N-well)器件區。P阱(P-well)器件區設置于該硅襯底內而與該N阱器件區串聯，且N⁺型陰極區設置于該硅襯底內。柵電極設置至少大致覆于該硅襯底之該N阱和P阱器件區上。

根據本發明之另一例示實施例，提供一種用于保護半導體結構的輸入端不受靜電放電事件損害的方法。該方法包括下列步驟：提供第一二極管及第二二極管串聯耦合(series-coupled)至輸入端；正向偏壓(forward?biasing)該第一二極管及該第二二極管；以及若靜電放電事件產生時，短路(shorting?out)該第一二極管或該第二二極管。

根據本發明之再一例示實施例，提供一種用于保護半導體結構不受靜電放電事件損害的方法。該方法包括提供第一二極管及第二二極管串聯耦合至輸入端的步驟。該第一二極管與該第二二極管系與上覆的柵極電性相通。在該柵極處感測靜電放電事件，并且將該第一二極管或該第二二極管的器件區反轉(invert)。

附圖說明

以上系結合下列附圖描述本發明，其中相似的組件符號代表相似的組件，且其中：

圖1系根據本發明之例示實施例之ESD保護器件之剖面圖；

圖2系與RC觸發感測電路一起使用之圖1之ESD保護器件之示意電路圖；

圖3系與高速輸入/輸出焊盤一起使用之圖1之ESD保護器件之示意電路圖；

圖4系與局部定位電路一起使用之圖1之ESD保護器件之示意電路圖；

圖5系與軌道式定位電路一起使用之習知ESD保護器件之示意電路圖；

圖6系根據本發明之另一例示實施例之ESD保護器件之剖面圖；以及

圖7系習知ESD保護器件之剖面圖。

具體實施方式

本發明之下列詳述在本質上系僅作例示用，且并非意欲限制本發明或本發明之應用或使用。再者，并非意欲通過本發明之前述先前技術或本發明之下列詳述中所提出之任何理論而加以限制。

請參閱圖1，根據本發明之例示實施例的靜電放電(electrostaticdischarge，ESD)保護器件100系包括用于保護核心半導體電路(未圖標)免于ESD事件損害之雙井場效二極管(dual-well?field?effect?diode，DW-FED)。ESD保護器件100包括硅襯底，其可為基體(bulk)硅晶圓(未圖標)，或者，較佳地可為在絕緣層106上之薄硅層104(公知為絕緣體上覆硅或SOI)，其遂由載體晶圓(carrier?wafer)108支撐。視所實作的電路功能而定，薄硅層104典型具有約20至100奈米(nm)之厚度，且較佳地具有小于約80nm的厚度。