[發明專利]多級浮點累加器

有效

• 申請號: 200780030329.0
• 申請日: 2007-08-17
• 公開（公告）號: CN101506771A
• 公開（公告）日: 2009-08-12
• 發明（設計）人: 杜云;于春;焦國方
• 申請（專利權）人: 高通股份有限公司
• 主分類號: G06F7/485
• 分類號: G06F7/485;G06F7/509;G06F5/01
• 代理公司: 北京律盟知識產權代理有限責任公司
• 代理人: 劉國偉

1.一種處理器，其包括：

多級浮點累加器，其操作以對多個浮點值執行累加，且包括至少兩個級，每一級 包括至少一個鎖存器，所述鎖存器操作以存儲所述級的至少一個結果，其中所述浮 點累加器進一步包括加法器，所述加法器經操作以對當前浮點值、至少一個前一浮 點值、以及前一累加值求和。

2.根據權利要求1所述的處理器，其中所述浮點累加器操作以執行累加，其中所述前 一累加值包括來自早先至少兩個時鐘循環的累加結果。

3.根據權利要求1所述的處理器，其中所述浮點累加器是具有至少兩個級的管線，且 具有至少兩個時鐘循環的延遲。

4.根據權利要求1所述的處理器，其中所述浮點累加器包括

第一操作數對準單元，其用于所述當前浮點值，

第二操作數對準單元，其用于所述前一浮點值，以及

第三操作數對準單元，其用于所述前一累加值。

5.根據權利要求4所述的處理器，其中所述浮點累加器進一步包括

第一多路復用器，其操作以將零或所述前一浮點值提供給所述第二操作數對準單 元，以及

第二多路復用器，其操作以將零或所述前一累加值提供給所述第三操作數對準單 元。

6.根據權利要求4所述的處理器，其中所述浮點累加器進一步包括

第一、第二和第三鎖存器，其分別耦合到所述第一、第二和第三操作數對準單元。

7.根據權利要求4所述的處理器，其中所述浮點累加器的所述加法器進一步包括 3操作數加法器，其操作以對由所述第一、第二和第三操作數對準單元產生的操 作數求和。

8.根據權利要求1所述的處理器，其中所述浮點累加器的所述加法器進一步包括 3操作數加法器，其操作以對所述當前浮點值、所述前一浮點值和所述前一累加 值求和。

9.根據權利要求8所述的處理器，其中所述浮點累加器進一步包括

鎖存器，其耦合到所述3操作數加法器，以及

后對準單元，其耦合到所述鎖存器。

10.根據權利要求1所述的處理器，其進一步包括：

乘法器，其操作以將輸入操作數相乘，且將所述多個浮點值提供給所述浮點累加 器。

11.根據權利要求10所述的處理器，其中所述乘法器和所述浮點累加器操作以將兩個 操作數序列相乘并累加。

12.一種集成電路，其包括：

多級浮點累加器，其操作以對多個浮點值執行累加，且包括至少兩個級，每一級 包括至少一個鎖存器，所述鎖存器操作以存儲所述級的至少一個結果，其中所述浮 點累加器進一步包括加法器，所述加法器經操作以對當前浮點值、至少一個前一浮 點值、以及前一累加值求和。

13.根據權利要求12所述的集成電路，其中所述浮點累加器操作以執行累加，其中所 述前一累加值包括來自早先至少兩個時鐘循環的累加結果。

14.根據權利要求12所述的集成電路，其中所述浮點累加器包括

第一操作數對準單元，其用于所述當前浮點值，

第二操作數對準單元，其用于所述前一浮點值，以及

第三操作數對準單元，其用于所述前一累加值。

15.根據權利要求14所述的集成電路，其中所述浮點累加器的所述加法器進一步包括 3操作數加法器，其操作以對由所述第一、第二和第三操作數對準單元產生的操 作數求和。

16.根據權利要求15所述的集成電路，其中所述浮點累加器進一步包括

鎖存器，其耦合到所述3操作數加法器，以及

后對準單元，其耦合到所述鎖存器。

17.根據權利要求12所述的集成電路，其進一步包括：

乘法器，其操作以將輸入操作數相乘，且將所述多個浮點值提供給所述浮點累加 器。