[實用新型]集成RAID和SAS控制IP核的SOC芯片

無效

• 申請號: 200720159425.2
• 申請日: 2007-12-26
• 公開（公告）號: CN201134097Y
• 公開（公告）日: 2008-10-15
• 發明（設計）人: 于治樓
• 申請（專利權）人: 浪潮電子信息產業股份有限公司
• 主分類號: G06F13/40
• 分類號: G06F13/40;G06F3/06;G06F1/32
• 代理公司: 濟南信達專利事務所有限公司
• 代理人: 姜明

技術領域

本實用新型涉及微電子技術領域，具體提供一種集成RAID和SAS控制IP核的SOC芯片。

背景技術

隨著人們對智能設備的要求不斷地提高，僅僅將越來越復雜的大規模集成電路集成到一塊單晶片上制成的功能性集成電路，然后由功能性集成電路組裝成電路板，再用主板作為設備的主要部件已經不能滿足人們對體積更小、智能化程度更高和更節約材料和能耗的更智能化集成設備的要求。

發明內容

本實用新型是針對上述現有技術的不足，提供一種依據SOC(片上系統)技術設計的集成RAID和SAS控制IP核的SOC芯片，尤其適用于高性能、高密度、大功率、長時間工作的存儲產品應用領域。

本實用新型解決其技術問題所采用的技術方案是：集成RAID和SAS控制IP核的SOC芯片，包括芯片體，其特點是，在芯片體上設置有共享數據cache、32位RISC處理器、公鑰算法加速器、DES/3DES算法加速器、隨機數發生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDRSDRAM控制器及千兆Ethernet控制器，共享數據cache通過高速cache總線與32位RISC處理器相連；公鑰算法加速器、DES/3DES算法加速器、隨機數發生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDR?SDRAM控制器、千兆Ethernet控制器分別通過數據線與32位RISC處理器相連接。

本實用新型的集成RAID和SAS控制IP核的SOC芯片主要針對高性能多接口雙控網絡存儲產品需求進行量身定制，與現有技術相比具有以下突出的有益效果：

(1)采用90nm設計和制造工藝，功耗很低，集成大量IP核，大幅度降少了外圍芯片；

(2)集成SRAM、智能卡驅動等IP核，簡化了嵌入式系統的復雜度，從而提高了可靠性；

(3)由于SOC集成大量IP核，可使嵌入式系統的成本大大降低。

附圖說明

附圖1是本實用新型集成RAID和SAS控制IP核的SOC芯片的電路結構示意圖。

具體實施方式

下面結合附圖和具體實施例對本實用新型作進一步說明，但不作為對本實用新型的限定。

下面給出一個最佳實施例：

集成RAID和SAS控制IP核的SOC芯片，由芯片體1、共享數據cache?2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機數發生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR?SDRAM控制器14及千兆Ethernet控制器15～18。

共享數據cache2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機數發生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR?SDRAM控制器14及千兆Ethernet控制器15～18均固定在芯片體1上。

共享數據cache?2通過高速cache總線與32位RISC主處理器4、從處理器3、5、6相連；公鑰算法加速器7、DES/3DES算法加速器8、隨機數發生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR?SDRAM控制器14及千兆Ethernet控制器15～18分別通過數據線與32位RISC主處理器4相連接。

共享數據cache?2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機數發生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR?SDRAM控制器14及千兆Ethernet控制器15～18均為計算機技術領域的通用技術和部件。

以上所述的實施例，只是本實用新型較優選的具體實施方式的一種，本領域的技術人員在本實用新型技術方案范圍內進行的通常變化和替換都應包含在本實用新型的保護范圍內。