[實用新型]高速可信網絡處理器

有效

• 申請號: 200720113622.0
• 申請日: 2007-08-23
• 公開（公告）號: CN201091005Y
• 公開（公告）日: 2008-07-23
• 發明（設計）人: 顧士平;華曉勤
• 申請（專利權）人: 顧士平
• 主分類號: G06F15/00
• 分類號: G06F15/00
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種高速可信網絡處理器，包括：由動態可重構集成電路組成的高速可信網絡處理器，動態可重構集成電路連接動態可重構集成電路的配置電路、用戶數據輸入/輸出電路、隨機存儲器、鍵盤、鼠標、顯示器；

其特征包括是：動態可重構集成電路包括多個可重構單元，每個可重構單元由帶配置隊列的SRAM可重構電路和配置時鐘構成；當對應的配置單元的配置時鐘允許時對配置單元進行配置，即更新對應的指令；當配置時鐘禁止時，不對配置單元配置數據進行更新，保留原有的配置，即保留原有的可重構指令。

2.根據權利要求1所述的一種高速可信網絡處理器，其特征包括：可重構單元由帶配置隊列的SRAM組成的可重構指令電路配置電路；當配置時鐘允許時在配置時鐘的作用下配置數據隊列依次向前移動一個單元，原隊列的第二個單元的數據移動到隊首單元，隊首單元數據即是新的配置數據；

當配置時鐘允許電路禁止時，即使有配置時鐘來到，但控制電路不允許將其傳送到配置電路上，其本單元的配置隊列的數據不變。

3.根據權利要求1或權利要求2所述的一種高速可信網絡處理器，其特征包括：時鐘允許控制器采用帶允許控制端的控制器，控制器的允許輸入端連接到本配置單無的允許輸出線上，控制器的輸入端連接本可重構集成電路的配置時鐘，輸出端連接配置隊列上的配置時鐘。