[實用新型]光盤時鐘信號提取電路的判別電路

無效

• 申請號: 200720072256.9
• 申請日: 2007-07-06
• 公開（公告）號: CN201054247Y
• 公開（公告）日: 2008-04-30
• 發明（設計）人: 嚴小飛;阮昊;施宏仁
• 申請（專利權）人: 中國科學院上海光學精密機械研究所
• 主分類號: G11B7/005
• 分類號: G11B7/005;G11B27/24
• 代理公司: 上海新天專利代理有限公司
• 代理人: 張澤純

技術領域

本實用新型涉及集成電路，尤其涉及一種用于光盤播放和光盤檢測的光盤時鐘信號提取電路的判別電路。

背景技術

要使計算機能夠正確地讀取光盤的數據必須給計算機提供數據的時鐘。圖1為現有光盤扇區結構示意圖，圖中：SM①表示扇區標記；VFO②表示可變頻同步信號；AM③表示地址標記；ID?CRC④表示扇區標識，包括軌道號(TRK?NO)，扇區號(Sector?NO)和標志場號(CRC)；PA⑤表示后同步信號；ODF?FLAG?GAPS⑥分別表示編置檢測區(ODF)，間隙區(GAP)；SYNC⑦表示同步信號；DATA?CONTROL?CCC/CRC?RESYNC⑧包括數據區(DATA)、四個位定義字節(CRC、ECC，RESYNC)、重同步(RESYNC)；BUFF⑨表示緩沖區。光盤上的數據同步時鐘要經過建立和鎖定兩個步驟，即利用預格式中可變頻同步信號VFO的周期的同步信號進行鎖頻鎖相，使同步時鐘與可變頻同步信號VFO數據等頻同相，利用二值游程長度受限碼RLL(2，7)數據鎖相，使時鐘與非周期數據始終保持同相位。時鐘提取電路的這種鎖頻鎖相狀態由扇區標記SM切換，實際上它僅在每一扇區可變頻同步信號VFO前2/3的區域建立同步時鐘，在該扇區的其余部分則工作于非周期信號鎖相狀態。

然而現有的光盤播放機或檢測儀中，時鐘信號提取判別電路是在信號處理專用集成電路(ASIC)芯片內部完成(例如先鋒DVD播放機的信號處理芯片MT1389)的，用戶不能根據自己的需要作調整。另外由于專用集成電路開發成本不斷上升，對許多市場而言，專用集成電路的開發成本是不合理的。

發明內容

針對上述現有的問題，本實用新型的目的是提供一種光盤時鐘信號提取電路的判別電路，該判別電路應具有靈活性好和性價比高的特點。

本實用新型的技術解決方案如下：

一種光盤時鐘信號提取電路的判別電路，是基于一個芯片的可編程邏輯器件的判別電路，包括計時模塊、寄存模塊、計數模塊、比較模塊、譯碼模塊和判斷模塊，所述的計時模塊與寄存模塊、比較模塊、譯碼驅動模塊串聯，所述的計數模塊和計時模塊與判別模塊相連，所述的譯碼驅動模塊設有第一輸出口和第二輸出口，所述的計數模塊和計時模塊的輸入端口均與光盤信號的輸出口相連。

所述的光盤時鐘信號提取電路的判別電路的判別方法，包括下列步驟：

①初始狀態，所述的計數模塊和計時模塊均處于清零狀態；

②當有光盤脈沖信號輸入時，所述的計數模塊開始計數，所述的計時模塊開始計時，同時，判斷模塊不停地判別計數模塊的計數值是否達到了5；

③當所述的計數模塊的計數值達到5時，所述的判斷模塊則驅動計時模塊將其計時值輸出到寄存模塊，并令計時模塊和計數模塊清零，判斷模塊本身也自動清零，等待下一個光盤信號脈沖的到來重新計數、計時；

④寄存模塊接收到計時模塊的計時值，刷新并保存此計時值，同時將該計時值輸送到比較模塊與指定值進行比較，當該計時值大于指定值時，比較模塊輸出邏輯低電平“0”，反之，當該計時值值等于指定值時，比較模塊輸出邏輯高電平“1”；

⑤當比較模塊輸出邏輯高電平“1”時，所述的譯碼驅動模塊的第一輸出口輸出光盤信號進入鑒頻模塊，進行鑒頻處理；當比較模塊輸出邏輯高電平“0”時，所述的譯碼驅動模塊的第二輸出口輸出光盤信號進入鑒相模塊，進行鑒相處理。

所述的計時模塊也是通過計數方式實現的，通過對內置時鐘信號源計脈沖數來得到需要計時的信號脈沖時間長度。

所述的指定值為80，即80個時鐘周期長度。

本實用新型的技術效果：

本實用新型光盤時鐘信號提取電路的判別電路，是基于可編程邏輯器件的判別電路，通過對光盤信號脈沖的分析可以實現時鐘信號提取的鑒頻鑒相轉換，從而提取出數據的時鐘信號，并能對時鐘信號的相位進行修正。它具備如下特點：

第一，使用靈活。一般使用專用集成電路(ASIC)時所有的功能都是設計好、固定的，基本無靈活性而言，用戶只能根據專用集成電路(ASIC)作相應的設計。而可編程邏輯器件(CPLD)可以根據需要增加、刪除和修改邏輯功能單元。對本電路，可以通過適當設計邏輯將其擴展為整個時鐘信號提取電路。另外不同供應商、不同系列、不同容量和不同精度等級的可編程邏輯器件(CPLD)可以實現的速度是不一樣的，可以根據速度(光盤信號頻率決定)要求和成本選擇可編程邏輯器件。