[實用新型]一種高速可配置擴展SPI總線

無效

• 申請號: 200720021370.9
• 申請日: 2007-05-29
• 公開（公告）號: CN201060487Y
• 公開（公告）日: 2008-05-14
• 發明（設計）人: 胡天亮;張承瑞;武洪恩;李鵬
• 申請（專利權）人: 山東大學
• 主分類號: G06F13/40
• 分類號: G06F13/40
• 代理公司: 濟南圣達專利商標事務所
• 代理人: 張勇

1.一種高速可配置擴展SPI總線，它有至少一個主模塊及至少一個從模塊，以及SPI總線中的SCLK時鐘輸出信號線、MOSI數據線、MISO數據線、SS選通信號線以及配置信號線SCFG，其特征是：所述主模塊內設有可變長總線發送/接收器器FPGA/CPLD，從模塊內設有總線接收/發送器FPGA/CPLD，它們共同組成總線配置收發器；主模塊可變長總線發送/接收器FPGA/CPLD通過串行級聯配置信號線SCFG與其中一個從模塊的總線接收/發送器FPGA/CPLD連接，該從模塊總線接收/發送器FPGA/CPLD則通過配置信號線SCFG與其它從模塊總線接收/發送器FPGA/CPLD相互串聯，通過通信協議和可編程邏輯設計進行數據報文的可變長度傳輸和從模塊的柔性在線配置；同時主模塊的SPI總線還通過屏蔽雙絞線與其他從模塊連接，并對SPI總線信號進行差分處理，實現數據包的高速長距離的一主多從通訊。

2.根據權利要求1所述的高速可配置擴展SPI總線，其特征是：所述可變長總線發送/接收器FPGA/CPLD包括報文長度寄存器、發送計數器，發送計數器接收發送使能信號和計數時鐘信號，報文長度寄存器、發送計數器輸出端接比較器，比較器輸出端接SCLK時鐘輸出信號線，計數時鐘信號還分兩路，一路接SCLK時鐘輸出信號線，另一路接串行發送器輸入端，其輸出端接MOSI數據線。

3.根據權利要求1所述的高速可配置擴展SPI總線，其特征是：所述總線接收/發送器FPGA/CPLD包括控制信息接收器和數據信息接收器；主板和每個子板各有至少一個控制信息接收器和一個數據信息接收器。