[發明專利]半導體集成電路及其操作方法

無效

• 申請號: 200710307761.1
• 申請日: 2007-11-26
• 公開（公告）號: CN101231882A
• 公開（公告）日: 2008-07-30
• 發明（設計）人: 樸德夏;宋基煥;金真憐
• 申請（專利權）人: 三星電子株式會社
• 主分類號: G11C11/401
• 分類號: G11C11/401;G11C11/4063;G11C11/4096;G11C11/408;G11C11/4091
• 代理公司: 北京市柳沈律師事務所
• 代理人: 邵亞麗

技術領域

本發明涉及半導體集成電路，具體涉及半導體集成存儲器電路及其操作方法、以及半導體集成電路存儲器中的讀出放大的方法。

背景技術

圖1圖示出現有技術的集成半導體存儲器電路。如示，所述存儲器電路包括存儲器陣列和讀出結構100，以下將關于圖2-圖4對其更詳細描述。命令譯碼器102接收命令CMD(例如，讀、寫等)，并且將所述命令譯碼為用于控制行譯碼器104和列譯碼器106的控制信號。行譯碼器104和列譯碼器106接收所述控制信號和地址信息，并且基于所述控制信號和地址信息生成驅動信號。例如，行譯碼器104生成字線驅動信號來驅動所述存儲器陣列和讀出結構100的字線WL。列譯碼器106生成用于驅動所述存儲器陣列和讀出結構100的位線選擇器的位線選擇信號BLS。從所述存儲器陣列和讀出結構100輸出的數據被輸出到輸入/輸出(I/O)線上，并且該輸出數據由I/O讀出放大器108讀出。

圖2示出存儲器陣列和讀出結構100中的單元陣列1以及與其連接的數據讀出電路3的構造。DRAM單元MC由具有浮置態的溝道體(channel?body)的一個MISFET構成。這種類型的存儲器單元更通常也被稱作浮置體單元。圖3中示出使用n溝道MISFET的DRAM單元MC的結構。如圖3所示，DRAM單元MC具有硅襯底10、通過如氧化硅膜的絕緣膜11與硅襯底10隔離的p型硅層12、其間形成有柵極絕緣膜13的柵極電極14、以及分別是源極和漏極的n型擴散區域15和16。n型擴散區域15和16之間的p型硅層12用作溝道體。

如圖4所示構造存儲器單元陣列1。特別地，每個DRAM單元MC具有彼此隔離的浮置溝道體，DRAM單元MC的源極固定在參考電壓(地電位)，在一個方向上對齊的DRAM單元的柵極連接到字線WL，并且在與字線WL相交的方向上對齊的DRAM單元的漏極連接到位線BL。

DRAM單元MC動態存儲第一數據狀態和第二數據狀態，在第一數據狀態中作為溝道體的p型硅層12被設置在第一電位，而在第二數據狀態中p型硅層12被設置在第二電位。更特別地，第一數據狀態以一種方式寫入，其中將高正電平電壓施加到選擇的字線WL和選擇的位線BL，以使得選擇的DRAM單元執行五極管操作，并且由發生在漏結附近的碰撞電離(impactionization)生成的多數載流子(n溝道情況下的空穴)被保存在溝道體內。其例如是數據“1”。第二數據狀態以一種方式寫入，其中將高電平電壓施加到選擇的字線WL來通過電容耦合提高溝道體電位，而選擇的位線BL的電位被設置在低電平，并且將前向偏置電流發送到溝道體和選擇的DRAM單元的漏極的結，以便將溝道體內的多數載流子發射到漏極中。其例如是數據“0”。還可以通過柵極感應的漏極泄漏(GIDL)以第一數據狀態寫DRAM單元MC。這里，將負電位施加到字線，而將正電位施加到位線。源極再次保持固定在參考接地電壓。這使得柵/漏極區中的高電場重疊，并且發生從電子價帶到導帶的隧道效應(tunneling)。隧道效應的電子生成電子空穴對，并且當空穴移動到主體時，電子移動到漏極。因此，晶體管的體電位隨碰撞電離而升高；然而，由GIDL生成的電流遠小于隨碰撞電離生成的電流。

作為由溝道體電位偏置襯底的結果，在數據“1”的情況下的閾值電壓Vth1低于數據“0”的情況下的閾值電壓Vth0。因此，在數據讀操作時，可以通過檢測由閾值電壓差導致的單元電流差判斷所述數據。

如將認識到的，這種特性的DRAM單元消除了對存儲數據的電容器的需要，并且提供了集成半導體存儲器電路的大小的進一步減小。

通過將單元電流與參考電流相比較來判斷數據存儲狀態。作為參考電流的源，準備了如圖2所示的啞(dummy)單元DMC。通常可以設計啞單元DMC，使得產生的參考電流處于當DRAM單元為數據“1”時的單元電流Icell1、和當DRAM單元為“0”時的單元電流Icell0之間的中間值。然而，在圖2中，啞單元DMC由具有與DRAM單元MC相同的結構的兩個MISFET構成，并且所述MISFET的漏極并行連接到為每個多位線提供的啞位線DBL。