[發明專利]阻抗匹配電路和具有阻抗匹配電路的半導體存儲器

有效

• 申請號: 200710306342.6
• 申請日: 2007-12-28
• 公開（公告）號: CN101256826A
• 公開（公告）日: 2008-09-03
• 發明（設計）人: 鄭椿錫;李在真
• 申請（專利權）人: 海力士半導體有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京集佳知識產權代理有限公司
• 代理人: 楊生平;楊紅梅

1.一種半導體存儲器的阻抗匹配電路，包括：

第一下拉電阻單元，用于向第一節點提供地電壓，由此確定初始下拉碼；

第一上拉電阻單元，用于向第一節點提供電源電壓，由此確定在第一節點上的初始上拉碼或電壓電平；以及

碼產生單元，用于分別使用所述初始下拉和上拉碼作為初始值來產生下拉和上拉校準碼。

2.按照權利要求1的阻抗匹配電路，還包括存儲單元，用于存儲所述初始下拉和上拉碼，并且選擇性地向所述碼產生單元輸出所述初始下拉和上拉碼或默認值。

3.按照權利要求2的阻抗匹配電路，其中，所述存儲單元包括多個熔絲，通過所述初始下拉和上拉碼確定所述多個熔絲的連接。

4.按照權利要求1的阻抗匹配電路，其中，所述第一節點是ZQ節點。

5.按照權利要求1的阻抗匹配電路，其中，通過將所述第一下拉電阻單元的真實測量電阻與所述第一下拉電阻單元的意欲電阻相比較來確定所述初始下拉碼，并且通過將所述第一上拉電阻單元的真實測量電阻與所述第一上拉電阻單元的意欲電阻相比較而確定所述初始上拉碼。

6.按照權利要求5的阻抗匹配電路，其中，所述第一下拉電阻單元包括：

復用器，用于選擇下拉測試碼和關閉碼之一；

多個NMOS晶體管，每一個具有柵極，用于通過各自的柵極來接收所述復用器的對應輸出；以及

多個電阻器，每一個與所述多個NMOS晶體管對應的一個串聯。

7.按照權利要求6的阻抗匹配電路，其中，響應于所述下拉測試碼而激活所述第一下拉電阻單元，由此確定所述初始下拉碼，并且響應于所述關閉碼而去激活所述第一下拉電阻單元。

8.按照權利要求5的阻抗匹配電路，其中，所述第一上拉電阻單元包括：

復用器，用于選擇上拉測試碼和上拉校準碼之一；

多個PMOS晶體管，每一個具有柵極，用于通過各自的柵極來接收所述復用器的對應輸出；以及

多個電阻器，每一個與所述多個PMOS晶體管對應的一個串聯。

9.按照權利要求8的阻抗匹配電路，其中，響應于所述上拉測試碼來激活所述第一上拉電阻單元，由此確定所述初始上拉碼，并且響應于所述上拉校準碼而將其電阻值校準到參考電阻器的電阻，由此確定在所述第一節點上的電壓電平，其中，所述參考電阻器連接在電源電壓端和所述第一節點之間。

10.按照權利要求1的阻抗匹配電路，其中，所述碼產生單元包括：

參考電壓產生器，用于產生所述參考電壓；

比較器，用于將第一節點的電壓電平與所述參考電壓相比較，由此產生上/下信號；以及

計數器，用于按照所述上/下信號的邏輯電平來產生所述上拉校準碼。

11.按照權利要求1的阻抗匹配電路，還包括：

第二上拉電阻單元，用于響應于所述上拉校準碼而將其電阻校準到所述第一上拉電阻單元的電阻；以及

第二下拉電阻單元，用于響應于所述下拉校準碼而將其電阻校準到所述第二上拉電阻單元的電阻，

其中，所述第二上拉和下拉電阻單元通過在電源和地電壓端之間的第二節點而連接。

12.按照權利要求11的阻抗匹配電路，其中，所述第二上拉電阻單元包括：

多個PMOS晶體管，每一個具有柵極，用于通過各自的柵極來接收所述上拉校準碼的對應碼；以及

多個電阻器，每一個與所述多個PMOS晶體管對應的一個串聯。

13.按照權利要求11的阻抗匹配電路，其中，所述第二下拉電阻單元包括：

多個NMOS晶體管，每一個具有柵極，用于通過各自的柵極來接收所述下拉校準碼的對應碼；以及

多個電阻器，每一個與所述多個NMOS晶體管對應的一個串聯。