[發明專利]形成半導體器件的金屬前介電質層的方法

無效

• 申請號: 200710198516.1
• 申請日: 2007-12-11
• 公開（公告）號: CN101202214A
• 公開（公告）日: 2008-06-18
• 發明（設計）人: 文相臺
• 申請（專利權）人: 東部高科股份有限公司
• 主分類號: H01L21/00
• 分類號: H01L21/00;H01L21/768;H01L23/522;H01L23/544
• 代理公司: 北京律誠同業知識產權代理有限公司
• 代理人: 徐金國;梁揮

本申請根據35U.S.C.119要求韓國專利申請No.10-2006-0125584(在2006年12月11日遞交)的優先權，在此引入其全部內容作為參考。

技術領域

本發明涉及形成半導體器件的金屬前介電質層的方法。

背景技術

半導體制造的方面已經集中在提供高集成半導體器件。這類半導體器件可包括電路上的金屬布線，該金屬布線具有微線寬度，因而線之間的距離也變小。為了減小器件的尺寸，需要多層布線結構。多層布線需要金屬前介電質(PMD)層，用于在金屬線之間提供電絕緣。

可通過使用等離子體增強化學氣相沉積(PE-CVD)方法沉積未摻雜的硅玻璃、TEOS或氮化硅(SiH₄)來形成用于在金屬布線之間提供電絕緣的PMD層。也可選擇通過使用高密度等離子體(HDP?CVD)方法沉積氧化硅(SiO₂)來形成PMD層。然后使用CMP工藝拋光PMD層。

如在實例圖1A中所示，可在硅半導體襯底10中形成限定有源區和非有源區的隔離層12。可通過蝕刻半導體襯底10至預定深度以形成溝槽來形成隔離層12。該溝槽可以用絕緣材料填充，例如HDP氧化層。然后使用CMP工藝拋光該絕緣材料，以形成淺溝槽隔離(STI)型隔離層12。

可在其內形成隔離層12的半導體襯底10的整個最上表面上和/或上方沉積約100厚度的由SiO₂構成的絕緣層?？稍诮^緣層上和/或上方沉積約3000厚度的由其中摻雜了雜質的摻雜多晶硅構成的柵導電層。該柵導電層可由鍺硅(SiGe)、鈷(Co)、鎢(W)、鈦(Ti)、鎳(Ni)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)和氮化鎢(WN)、或其組合和摻雜多晶硅中的至少一個構成。

執行光刻工藝以形成光刻膠圖案，其限定了柵導電層中的柵極區域?？稍谟蓤D案暴露的柵導電層上執行諸如反應離子蝕刻(RIE)的干蝕刻，因而形成柵極16。也可在下面的絕緣層上執行干蝕刻，以形成柵絕緣層14。然后可使用灰化工藝移除光刻膠圖案。

可通過使用柵極16作為離子注入掩模，執行使用低濃度n型摻雜劑的低濃度離子注入工藝，因而形成輕摻雜漏(LDD)區。

可在半導體襯底10的整個最上表面的上方沉積由SiN和SiON中的至少一個構成的絕緣材料?？稍诮^緣材料上執行例如RIE的干蝕刻，以在柵極16的側壁上形成一對襯墊(spacer)18。

可通過使用柵極16和襯墊18作為離子注入掩模，執行使用低濃度n型摻雜劑的高濃度離子注入工藝，因而形成源極/漏極區域20。

如在實例圖1B中所示，在所生成的半導體襯底結構的整個表面上和/或上方沉積約300至500之間厚度的由SiN構成的蝕刻停止層22，，在所生成的半導體襯底結構中形成包括柵極16和源極/漏極區域20的MOS晶體管。蝕刻停止層22可用來在執行后來的工藝時保護下面的MOS晶體管以防止活動離子、水分等的滲透，也可用來在接觸形成工藝中利用高蝕刻選擇性停止蝕刻。

可在蝕刻停止層22上和/或上方沉積約7000或更多厚度的包括第一PMD層24的絕緣層。第一PMD層24可由具有良好填縫特性的O₃-TEOS氧化層、BPSG絕緣層和HDP?CVD氧化層中的至少一個構成。第一PMD層24可用來填充下面的半導體器件之間的間隔。

如實例圖1C所示，在第一PMD層24上執行CMP工藝，以拋光其表面，生成拋光后的PMD層24a。其后，可在拋光后的第一PMD層24a上和/或上方沉積1000到2000之間厚度的由TEOS氧化層構成的第二PMD26。第二PMD層26可用來加工處理(cure)由第一PMD層24的CMP工藝退化而成的絕緣層的表面。

如實例圖1D所示，可在第二PMD?26上執行光刻工藝，因而形成限定接觸區域的光刻圖案?？稍谟晒饪棠z圖案暴露的蝕刻停止層22、第一PMD層24a和第二PMD層26上執行干蝕刻，以形成多個接觸孔28，其暴露了源極/漏極區域20的最上表面。然后通過灰化工藝移除光刻膠圖案。在使用干蝕刻形成接觸孔28之后，附圖標記22a、24b和26a分別指代蝕刻停止層、第一PMD層和第二PMD層。

如實例圖1E所示，可沉積導電層，以填充接觸孔28。可使用CMP工藝移除在第二PMD層26a的表面上和/或上方的導電層，以形成多個接觸30，該接觸30垂直地電連接到源極/漏極區域20。組成接觸30的導電層可由摻雜多晶硅、鎢(W)等構成。