[發(fā)明專利]具有注解的設(shè)計(jì)庫(kù)以確保良率意識(shí)的設(shè)計(jì)流程

有效

• 申請(qǐng)?zhí)枺?/td>: 200710195384.7
• 申請(qǐng)日: 2007-12-17
• 公開（公告）號(hào): CN101373490A
• 公開（公告）日: 2009-02-25
• 發(fā)明（設(shè)計(jì)）人: 傅宗民;鄭儀侃
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): G06F17/50
• 分類號(hào): G06F17/50
• 代理公司: 北京康信知識(shí)產(chǎn)權(quán)代理有限責(zé)任公司
• 代理人: 章社杲;吳貴明

技術(shù)領(lǐng)域

本發(fā)明涉及一種集成電路制造流程，尤其是與可制造性設(shè)計(jì) (design?for?manufacturing，DFM)系統(tǒng)有關(guān)，更特別的是與集成電 路設(shè)計(jì)與制造的良率評(píng)估有關(guān)。

背景技術(shù)

可制造性設(shè)計(jì)是一種在產(chǎn)品設(shè)計(jì)流程中強(qiáng)調(diào)制造課題的開發(fā) 方式。成功的DFM結(jié)果可以從早期設(shè)計(jì)階段就可降低制造成本而 不會(huì)犧牲產(chǎn)品品質(zhì)。

現(xiàn)在有越來(lái)越多的DFM意識(shí)設(shè)計(jì)。在設(shè)計(jì)階段，中介設(shè)計(jì)一 般都會(huì)離線以執(zhí)行DFM檢查來(lái)確保設(shè)計(jì)符合DFM，并且在找到問(wèn) 題時(shí)修正設(shè)計(jì)。在實(shí)現(xiàn)全芯片制作的過(guò)程中，重新設(shè)計(jì)的情形也需 要執(zhí)行與重復(fù)額外的設(shè)計(jì)簽結(jié)(sign-off)分析。舉例來(lái)說(shuō)，這些步 驟浪費(fèi)時(shí)間和資源在執(zhí)行重復(fù)的集成電路的實(shí)體分析，像是重新特 性化智能財(cái)產(chǎn)(IP)/細(xì)胞元(cell)等。

如果設(shè)計(jì)者可以評(píng)估設(shè)計(jì)制造考慮，舉例來(lái)說(shuō)，決定設(shè)計(jì)的良 率(yield)，在早期設(shè)計(jì)開發(fā)階段決定是否采用的設(shè)計(jì)等，將有助 于提升成本效率。然而，如果真的有良率評(píng)估工具在一DFM平臺(tái)， 它們只能分析一個(gè)時(shí)點(diǎn)的良率，而設(shè)計(jì)組件庫(kù)不可能定期地修改不 同時(shí)點(diǎn)的不同良率，更不用提實(shí)際上無(wú)意揭露良率數(shù)值。

另一個(gè)問(wèn)題是，開發(fā)一個(gè)芯片一般要好幾季或更久的時(shí)間，而 不同部分的芯片會(huì)在不同的時(shí)間開發(fā)。因此，要評(píng)估設(shè)計(jì)，舉例來(lái) 說(shuō)，評(píng)估其良率是困難的。這是因?yàn)橹圃炝鞒淌浅掷m(xù)進(jìn)步中，所以 某些特定的因素，舉例來(lái)說(shuō)，良率、微影配方(lithography?recipe)、 以及應(yīng)力，都會(huì)隨著時(shí)間改變，所以，設(shè)計(jì)一開始可能是在90nm 制程技術(shù)的不成熟階段開始，但是當(dāng)設(shè)計(jì)完成的時(shí)候，由于制造流 程不斷的進(jìn)步，設(shè)計(jì)可能處于技術(shù)的成熟階段。制造技術(shù)也可能從 90nm變成65nm。在這段期間內(nèi)，良率也隨著時(shí)間改變，很有可 能是有進(jìn)步，而不同時(shí)期所作的評(píng)估，是與同一時(shí)點(diǎn)有關(guān)，無(wú)法加 以比較，因此也不具價(jià)值，由于現(xiàn)有平臺(tái)并沒有考慮到制程與時(shí)間 相依的特性，即使某一設(shè)計(jì)者希望在多個(gè)可能的設(shè)計(jì)，舉例來(lái)說(shuō)， 一個(gè)高效能設(shè)計(jì)與一個(gè)高良率設(shè)計(jì)之間做取舍，使用者仍然沒有方 法可以準(zhǔn)確地在早期設(shè)計(jì)階段評(píng)估設(shè)計(jì)的可能結(jié)果。因此，我們需 要新的設(shè)計(jì)與新的DFM平臺(tái)來(lái)解決上述討論到的問(wèn)題。

發(fā)明內(nèi)容

根據(jù)本發(fā)明的一個(gè)型態(tài)，本發(fā)明提供一種設(shè)計(jì)系統(tǒng)，包括實(shí)質(zhì) 上僅包含非時(shí)依性數(shù)據(jù)(time-independent?data)的設(shè)計(jì)組件庫(kù)；實(shí) 質(zhì)上僅包含時(shí)依性數(shù)據(jù)(time-dependent?data)的可制造性設(shè)計(jì) (DFM)數(shù)據(jù)套件(data?kit)；以及用以讀取非時(shí)依性數(shù)據(jù)與時(shí)依 性數(shù)據(jù)的工具。

根據(jù)本發(fā)明的另一個(gè)型態(tài)，一種設(shè)計(jì)系統(tǒng)包括實(shí)體上僅包含非 時(shí)依性數(shù)據(jù)的設(shè)計(jì)組件庫(kù)，用以設(shè)計(jì)集成電路；實(shí)質(zhì)上制造相關(guān)時(shí) 依性數(shù)據(jù)的DFM數(shù)據(jù)套件，用以設(shè)計(jì)與實(shí)現(xiàn)該集成電路；用以加 密該時(shí)依性數(shù)據(jù)的加密工具；用以解密該時(shí)依性數(shù)據(jù)的解密工具； 以及用以讀取該非時(shí)依性數(shù)據(jù)的電子設(shè)計(jì)自動(dòng)化(EDA)工具，并 使用該解密工具以解密該時(shí)依性數(shù)據(jù)。

根據(jù)本發(fā)明的又另一個(gè)型態(tài)，一種設(shè)計(jì)系統(tǒng)包含實(shí)質(zhì)上僅包含 非時(shí)依性數(shù)據(jù)之設(shè)計(jì)組件庫(kù)，用以設(shè)計(jì)與實(shí)現(xiàn)集成電路，其中該非 時(shí)依性數(shù)據(jù)包含集成電路的關(guān)鍵區(qū)域(critical?area)；實(shí)質(zhì)上僅包 含時(shí)依性數(shù)據(jù)之DFM數(shù)據(jù)套件，用以設(shè)計(jì)與實(shí)現(xiàn)該集成電路，其 中該時(shí)依性數(shù)據(jù)包含缺陷密度(defect?density)；位于該DFM數(shù)據(jù) 套件內(nèi)用以加密該時(shí)依性數(shù)據(jù)之加密工具；用以解密該時(shí)依性數(shù)據(jù) 之解密工具；以及電子設(shè)計(jì)自動(dòng)化(EDA)工具，用以讀取該關(guān)鍵 區(qū)域，使用該解密工具以讀取該缺陷密度，以及使用該關(guān)鍵區(qū)域與 該缺陷密度計(jì)算良率。

根據(jù)本發(fā)明的又另一個(gè)型態(tài)，一種用以設(shè)計(jì)與實(shí)現(xiàn)集成電路的 方法，該方法包含以下的步驟：提供模型化參數(shù)集，用以設(shè)計(jì)集成 電路；分割該模型化參數(shù)集為時(shí)依性數(shù)據(jù)與非時(shí)依性數(shù)據(jù)；儲(chǔ)存實(shí) 質(zhì)上所有非時(shí)依性數(shù)據(jù)于設(shè)計(jì)組件庫(kù)；以及儲(chǔ)存實(shí)質(zhì)上所有時(shí)依性 數(shù)據(jù)于DFM數(shù)據(jù)套件，其中該DFM數(shù)據(jù)套件位于該設(shè)計(jì)組件庫(kù)之 外。