[發明專利]數據配置系統、方法及相關裝置無效
| 申請號: | 200710194769.1 | 申請日: | 2007-12-03 |
| 公開(公告)號: | CN101207382A | 公開(公告)日: | 2008-06-25 |
| 發明(設計)人: | 彭少寧;彭鼎祥 | 申請(專利權)人: | 福建星網銳捷網絡有限公司 |
| 主分類號: | H03K19/173 | 分類號: | H03K19/173;G11C7/20 |
| 代理公司: | 北京同達信恒知識產權代理有限公司 | 代理人: | 黃志華 |
| 地址: | 350015福建省福*** | 國省代碼: | 福建;35 |
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| 摘要: | |||
| 搜索關鍵詞: | 數據 配置 系統 方法 相關 裝置 | ||
技術領域
本發明涉及電子電路領域,尤其涉及數據配置系統、方法及相關裝置。
背景技術
基于靜態隨機存儲器(SRAM,Static?Random?Access?Memory)工藝的現場可編程門陣列(FPGA,Field?Programmable?Gate?Array)是一種集成度很高的新型高性能可編程邏輯器件,一般適用于高端數字邏輯電路設計領域。
由于FPGA基于SRAM工藝,它在斷電后不能夠保存其內的配置數據,因此在每次對FPGA通電后,還需要對FPGA配置數據。
現有技術中,通常采用如下配置方式,對FPGA進行數據配置。
圖1為現有技術中數據配置系統的結構示意圖,結合該圖可知,現有技術中,對FPGA的數據配置方法為:
主控器在正常啟動后,讀取存儲在閃存(Flash)上的配置數據,所述Flash連接到主控器上;以及
主控器將所述讀取的配置數據,傳遞給復雜可編程邏輯器件(CPLD,Complex?Programmable?Logic?Device),所述CPLD連接到主控器;
CPLD接收到所述配置數據后,將所述配置數據,配置給FPGA,所述FPGA連接到CPLD上。
由于在每一次對FPGA進行數據配置時,主控器都將從Flash讀取配置數據,再將讀取的配置數據傳遞給CPLD,然后由CPLD配置給FPGA,因此在基于上述數據配置方法的數據配置過程中,所述配置數據的傳輸環節較多,從而降低了數據配置的速率。
發明內容
本發明實施例提供一種數據配置系統、方法及相關裝置,以提高數據配置的速率。
本發明實施例提供了一種數據配置系統,包括用于存儲配置數據的數據存儲裝置及與數據待配置裝置連接的數據配置裝置,其中所述數據配置裝置連接到數據存儲裝置,且用于從所述數據存儲裝置讀取配置數據,并根據讀取的配置數據配置所述待配置裝置。
本發明實施例還提供了一種數據配置裝置,分別與數據待配置裝置及存儲有配置數據的數據存儲裝置連接,包括:數據讀取單元,用于從所述數據存儲裝置讀取配置數據;數據配置單元,用于根據數據讀取單元讀取的配置數據,配置數據待配置裝置。
本發明實施例還提供了一種數據配置控制裝置,通過數據配置裝置分別與數據存儲裝置和數據待配置裝置連接,包括:重配指令生成發送單元,用于生成數據重配指令,以及將生成的所述重配指令發送給數據配置裝置,其中所述重配指令用以指示數據配置裝置重新配置數據待配置裝置。
本發明實施例還提供了一種數據配置方法,包括步驟:數據配置方從數據存儲方,讀取存儲的配置數據;以及根據所述讀取的配置數據,配置數據待配置方。
本發明實施例通過由數據配置方從存儲有配置數據的數據存儲方,直接讀取所述配置數據,以及將所述讀取的配置數據,配置給所述數據待配置方,解決了現有技術中由于CPLD需要等待主控器讀取Flash內的配置數據,并在所述主控器讀取配置數據后,接收其發送來的配置數據,然后才將接收的配置數據,配置給FPGA,導致的配置數據傳輸環節多,數據配置速率低的問題,從而提高了數據配置的速率。
附圖說明
圖1為現有技術中數據配置系統的結構示意圖;
圖2為本發明實施例提出的一種數據配置系統的結構圖;
圖3為本發明實施例提出的數據配置系統的組成結構示意圖;
圖4為本發明實施例提出的數據配置方法的流程圖;
圖5為本發明實施例提出的上電時數據配置的具體流程圖;
圖6為本發明實施例提出的檢測Flash內存儲塊的流程圖;
圖7為本發明實施例提出的數據配置裝置的結構示意圖;
圖8為本發明實施例提出的在線進行數據更新及重配的流程圖;
圖9為本發明實施例提出的在線讀取Flash內配置數據的流程圖;
圖10為本發明實施例提出的數據配置裝置及數據配置控制裝置的結構示意圖。
具體實施方式
針對背景技術涉及的問題,本發明實施例提出一種新的數據配置系統,請參照圖2,圖2為本發明實施例提出的一種數據配置系統的結構圖,圖中CPLD分別與Flash、主控器及FPGA連接,由該圖可知,配置數據時,通過由CPLD直接讀取Flash中的配置數據,再將所述讀取的配置數據,配置給FPGA,從而提高了數據配置的速率。
其中對FPGA進行數據配置可以分為兩種情況:
一、在上電時對FPGA進行數據配置;
二、在完成上電時的數據配置后,在線對FPGA重新進行數據配置。
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