[發明專利]半導體集成電路

無效

• 申請號: 200710193325.6
• 申請日: 2007-12-03
• 公開（公告）號: CN101207127A
• 公開（公告）日: 2008-06-25
• 發明（設計）人: 渡邊慎治;生駒大策;山下恭司;大谷一弘
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H01L27/092
• 分類號: H01L27/092
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 汪惠民

1.一種半導體集成電路，包括：

設置在基板內的第一導電型的第一阱區；

設置在所述基板內，在柵極長度方向延伸的阱邊界中與所述第一阱區相接的第二導電型的第二阱區；

設置在所述第一阱區內，具有第二導電型的第一源/漏區的第一活性區；以及

設置在所述第一阱區內，具有第二導電型的第二源/漏區，并且與所述第一活性區在柵極寬度方向的長度不同的第二活性區；

所述第一活性區的柵極寬度方向的中心位置，以所述阱邊界為基準，與所述第二活性區的柵極寬度方向的中心位置一致。

2.根據權利要求1所述的半導體集成電路，其特征在于：

所述第一活性區的柵極寬度方向的長度比所述第二活性區的柵極寬度方向的長度大；

從所述阱邊界到所述第一活性區的位于所述阱邊界一側的端部的距離，比從所述阱邊界到所述第二活性區的位于所述阱邊界一側的端部的距離小。

3.根據權利要求1所述的半導體集成電路，其特征在于：

具有：

在所述第一活性區上隔著第一柵極絕緣膜形成的第一柵電極；

在所述第二活性區上隔著第二柵極絕緣膜形成的第二柵電極。

4.根據權利要求1所述的半導體集成電路，其特征在于：

所述第二活性區相對所述第一活性區，在柵極長度方向上分開并列配置。

5.根據權利要求1所述的半導體集成電路，其特征在于：

具有：

在所述第二阱區內，設置在以所述阱邊界為軸，與所述第一活性區線對稱的位置上，具有第一導電型的第三源/漏區的第三活性區；以及

在所述第二阱區內，設置在以所述阱邊界為軸，與所述第二活性區線對稱的位置上，具有第一導電型的第四源/漏區的第四活性區；

所述第三活性區的柵極寬度方向的中心位置，以所述阱邊界為基準，與所述第四活性區的柵極寬度方向的中心位置一致。

6.根據權利要求5所述的半導體集成電路，其特征在于：

所述第三活性區具有與所述第一活性區相同的形狀；

所述第四活性區具有與所述第二活性區相同的形狀。

7.根據權利要求5所述的半導體集成電路，其特征在于：

還具有：

在所述第三活性區上隔著第三柵極絕緣膜形成的第三柵電極；以及

在所述第四活性區上隔著第四柵極絕緣膜形成的第四柵電極；

所述第一柵電極和所述第三柵電極是一體化形成的第一柵極布線的一部分；

所述第二柵電極和所述第四柵電極是一體化形成的第二柵極布線的一部分。

8.根據權利要求1所述的半導體集成電路，其特征在于：

包含所述第一阱區和所述第二阱區的單元配置為二維狀，構成單元陣列；

所述半導體集成電路還具有沿著在柵極寬度方向延伸的所述單元陣列的端邊的任意一方，在所述單元陣列的柵極長度方向的外側配置為列狀的隔離單元。

9.根據權利要求8所述的半導體集成電路，其特征在于：

所述隔離單元的柵極長度方向的長度是1.0μm以上。

10.根據權利要求8所述的半導體集成電路，其特征在于：

在所述隔離單元內設置有虛設活性區。

11.根據權利要求1～10中的任意一項所述的半導體集成電路，其特征在于：

還具有：設置在所述第一阱區內，具有第二導電型的第五源/漏區，并且柵極寬度方向的長度與所述第一活性區以及所述第二活性區不同的第五活性區；

所述第五活性區的柵極寬度方向的中心位置，以所述阱邊界為基準，與所述第一活性區的柵極寬度方向的中心位置一致。