[發明專利]半導體集成電路及其制造方法

無效

• 申請號: 200710193324.1
• 申請日: 2007-12-03
• 公開（公告）號: CN101192609A
• 公開（公告）日: 2008-06-04
• 發明（設計）人: 深水新吾;鍋島有;西野英樹
• 申請（專利權）人: 松下電器產業株式會社
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L23/522;H01L23/485;H01L21/822;H01L21/768;H01L21/60
• 代理公司: 中科專利商標代理有限責任公司
• 代理人: 汪惠民

1.一種半導體集成電路，具有：

形成在半導體基板上的集成化的功率晶體管；

形成在所述功率晶體管上的層間絕緣膜；

至少1個以上的第1金屬圖案，由在所述層間絕緣膜中且在所述功率晶體管的正上方形成的第1金屬層構成，作為所述功率晶體管的第1電極發揮功能；

至少1個以上的第2金屬圖案，由所述第1金屬層構成，作為所述功率晶體管的第2電極發揮功能；

單個的第1總線，由在所述層間絕緣膜中且在所述第1金屬層的正上方形成的第2金屬層構成，與所述至少1個以上的第1金屬圖案電連接；

單個的第2總線，由所述第2金屬層構成，與所述至少1個以上的第2金屬圖案電連接；以及，

接觸焊盤，對所述第1總線與所述第2總線逐一設置，

所述第1總線與所述第2總線的各個中，形成有至少1個細縫。

2.根據權利要求1所述的半導體集成電路，其特征在于：

所述第1總線與所述第2總線的各個中，分別設有至少1個以上的接觸焊盤。

3.根據權利要求1所述的半導體集成電路，其特征在于：

所述功率晶體管，被分離層分割為多個。

4.根據權利要求1所述的半導體集成電路，其特征在于：

所述細縫，形成在所述第1總線與所述第2總線各自的周邊部。

5.根據權利要求1所述的半導體集成電路，其特征在于：

所述細縫，形成在所述第1總線與所述第2總線各自的內部。

6.根據權利要求1所述的半導體集成電路，其特征在于：

所述細縫，在所述第1總線與所述第2總線各自的周邊部及內部形成有多個。

7.根據權利要求1所述的半導體集成電路，其特征在于：

所述第1總線與所述第2總線，分別被所述細縫分割成多個，

在所述被分割成多個的總線中，分別形成有1個接觸焊盤，

俯視下，所述功率晶體管的尺寸，具有所述被分割成多個的總線中的所述接觸焊盤各自尺寸以上的大小。

8.一種半導體集成電路的制造方法，包括：

形成集成在半導體基板上的功率晶體管的工序；

在所述功率晶體管上形成第1層間絕緣膜的工序；

在所述功率晶體管的正上方，隔著所述第1層間絕緣膜堆積了第1金屬層之后，通過對該第1金屬層進行構圖，形成作為所述功率晶體管的第1電極起作用的至少1個以上的第1金屬圖案、以及作為所述功率晶體管的第2電極起作用的至少1個以上的第2金屬圖案的工序；

在所述第1層間絕緣膜上，按照覆蓋所述至少1個以上的第1金屬圖案和所述至少1個以上的第2金屬圖案的方式，形成第2層間絕緣膜的工序；

在所述第1金屬層的正上方隔著所述第2層間絕緣膜堆積了第2金屬層之后，通過對該第2金屬層進行構圖，形成與所述至少1個以上的第1金屬圖案電連接同時具有至少1個細縫的單個的第1總線，和與所述至少1個以上的第2金屬圖案電連接同時具有至少1個細縫的單個的第2總線的工序；

在所述第2層間絕緣膜上，按照覆蓋所述第1總線和所述第2總線的方式，形成第三層間絕緣膜的工序；

在所述第三層間絕緣膜上，按照分別露出所述第1總線和所述第2總線的方式，對所述各個總線分別形成1個開口部的工序；

在各個所述開口部中分別露出的所述第1總線和所述第2總線上，設置接觸焊盤的工序；以及，

在所述接觸焊盤上安裝至少1個連接部件的工序。

9.根據權利要求8所述的半導體器件的制造方法，其特征在于：

形成所述開口部的工序，包括在所述第3層間絕緣膜中，按照分別露出各個所述第1總線與所述第2總線的方式，對所述各個總線分別形成至少1個以上的開口部的工序。