[發(fā)明專利]一種利用CMOS晶體管設(shè)計的模擬概率同效門電路

無效

• 申請?zhí)枺?/td>: 200710187961.8
• 申請日: 2007-11-19
• 公開（公告）號: CN101442309A
• 公開（公告）日: 2009-05-27
• 發(fā)明（設(shè)計）人: 楊曙輝
• 申請（專利權(quán)）人: 楊曙輝
• 主分類號: H03K19/20
• 分類號: H03K19/20;H03K19/0948;H03M13/00
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1.一種名為利用CMOS(互補(bǔ)-金屬-氧化物-半導(dǎo)體)器件設(shè)計的模擬概率同效門電路。 主要由電流輸入、輸出電路和模擬乘法器電路等組成。利用輸入、輸出的電流值大小代表輸 入、輸出的概率值，通過電路的不同結(jié)構(gòu)形式實(shí)現(xiàn)概率的等效計算。其特征在于：利用CMOS 晶體管器件，設(shè)計了代表X路、Y路的電流輸入電路，代表Z路的電流輸出電路，以及利用 電流值進(jìn)行概率同效計算的模擬電路。在功能上實(shí)現(xiàn)輸出的概率值是兩路輸入概率值的等效 結(jié)果。形式上類似于數(shù)字電路中的邏輯同效門。但二者有本質(zhì)的不同，概率同效門的輸入輸 出信號是代表概率值的電流信號，數(shù)字同效門的輸入輸出是代表邏輯值0或1的電壓信號。 概率同效門可廣泛用于電子神經(jīng)網(wǎng)絡(luò)計算和數(shù)字通信領(lǐng)域里的信道解碼計算以及其它需要概 率計算的芯片設(shè)計中，是模塊化的電路結(jié)構(gòu)，便于設(shè)計與級聯(lián)。利用模擬電路的特性實(shí)現(xiàn)概 率計算，比采用數(shù)字電路，在速度上或功耗上可提高兩個數(shù)量級。

2.根據(jù)權(quán)利要求1所述的利用CMOS器件設(shè)計的模擬概率同效門電路，其特征在于：輸 入輸出電路采用威爾遜電流鏡電路，不僅使電流的復(fù)制精度高，同時提高了電路的抗干擾能 力。

3.根據(jù)權(quán)利要求1所述的利用CMOS器件設(shè)計的模擬概率同效門電路，其特征在于：利 用CMOS晶體管工作在亞閾值狀態(tài)的特性，實(shí)現(xiàn)了新型的模擬乘法器電路，采用的CMOS晶體 管少，工作電流極小，電路功耗小。

4.根據(jù)權(quán)利要求1所述的利用CMOS器件設(shè)計的模擬概率同效門電路，其特征在于：概 率等效運(yùn)算時所用的加法計算，采用電流線與相加的方式，不僅減少了器件，而且電路工作 可靠穩(wěn)定。

5.根據(jù)權(quán)利要求1所述的利用CMOS器件設(shè)計的模擬概率同效門電路，其特征在于：本 電路作為模塊化電路，在與其它概率門電路級聯(lián)時，采用電流鏡級聯(lián)方式，簡單方便，便于 大規(guī)模集成電路的設(shè)計。