[發明專利]差分發送器

有效

• 申請號: 200710180376.5
• 申請日: 2007-10-23
• 公開（公告）號: CN101420223A
• 公開（公告）日: 2009-04-29
• 發明（設計）人: 吳獻
• 申請（專利權）人: 三星電子株式會社;三星半導體(中國)研究開發有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/0185
• 代理公司: 北京銘碩知識產權代理有限公司
• 代理人: 郭鴻禧;韓素云

技術領域

本發明涉及集成電路中接口電路的發送器，更具體地講，涉及一種適用 于USB等采用差分信號通信的接口電路中的差分發送器。

背景技術

根據USB?1.1的要求，上升時間和下降時間要在4ns到20ns以內，因 此要將轉換速率(slew?rate)控制在這一范圍內。

圖1是示出構成現有技術的差分發送器的電路圖。如圖1所示，該電路 由發送邏輯和三態控制信號的三態控制邏輯部分、用于實現轉換速率控制功 能的轉換速率預驅動器和用于驅動大負載的CMOS驅動器組成。較大尺寸的 CMOS驅動管被分成三組。

當需要發送的DATA信號到達三態控制邏輯部分時，由轉換速率預驅動 器對信號進行處理，通過轉換速率預驅動器中由四個傳輸門T1、T2、T3和 T4構成的延時單元，控制每組CMOS驅動管逐次導通。具體地講，當三態控 制信號為0(此時，電路處于工作狀態)且DATA信號為1時，轉換速率預 驅動器中的MP1截止，MN2到MN4迅速導通，分別將CMOS驅動器中的 MND1、MND2和MND3的柵極拉至地電位，從而使MND1、MND2和MND3 截止；預驅動器中的MP2、MP3和MP4迅速截止，導通的MN1(MN1的下 拉信號)首先將CMOS驅動器中的MPD3的柵極拉至地電位，使MPD3導通， 此后由于傳輸門T2和T1的延時作用，MN1的下拉信號到達MPD2和MPD1 分別有一個和兩個單位的延時，經過一個單位的延時，MPD2導通，再經過 一個單位的延時，MPD1導通，從而使上拉電流逐漸增大，達到控制轉換速 率的目的。當DATA信號為0時，過程與上述過程類似。

所述電路雖然有效地解決了轉換速率的控制問題，但是CMOS驅動管的 上拉和下拉驅動能力的對稱性隨工藝和溫度變化波動較差，當用在差分發送 電路中時，兩路的對稱性差，輸出交叉電壓在各個CORNER(電路仿真術語， 即，影響電路結果的環境變量，如溫度、工藝條件等分別變化時可能產生的 條件)下波動大，且由于對稱性差的原因，交叉點波動中心偏離電源電壓二 分之一處，在很多應用中受到限制。

因此，需要這樣一種差分發送器，該差分發送器在保證轉換速率達到 USB?1.1的要求的同時，能夠顯著降低輸出交叉電壓隨溫度和工藝參數的波 動。

發明內容

本發明旨在實現轉換速率控制功能的同時，能夠顯著降低輸出交叉電壓 隨溫度和工藝參數的波動。

根據本發明的一方面，提供了一種差分發送器，包括：控制電路，根據 輸入的信號產生控制信號；驅動器，根據控制電路所產生的控制信號在正輸 出端和負輸出端產生差分信號，其中，所述驅動器包括：多個開關，根據控 制電路所產生的控制信號閉合或斷開；兩組晶體管，包括第一組晶體管和第 二組晶體管，基于所述多個開關的閉合或斷開，第一組晶體管和第二組晶體 管中的一組晶體管不工作，同時另一組晶體管組成自推挽電路；預驅動器， 使組成自推挽電路的所述另一組晶體管導通，從而該組晶體管在正輸出端和 負輸出端產生差分信號。

根據本發明的另一方面，提供了一種產生差分信號的方法，該方法包括： 控制電路根據輸入的信號產生控制信號；開關根據控制電路產生的控制信號 閉合或斷開；基于開關的閉合或斷開，第一組晶體管和第二組晶體管中的一 組晶體管不工作，同時另一組晶體管組成自推挽電路；預驅動器使組成自推 挽電路的所述另一組晶體管導通，從而該組晶體管在正輸出端和負輸出端產 生差分信號。

附圖說明

通過下面結合附圖對示例性實施例進行的詳細描述，本發明的上述和其 它方面和特點將會變得更加清楚，其中：

圖1是示出構成現有技術的差分發送器的電路圖；

圖2是示出根據本發明示例性實施例的差分發送器的框圖；

圖3示出根據本發明示例性實施例的圖2中的控制電路的電路圖；

圖4是示出根據本發明示例性實施例的圖2中的驅動器的電路圖；

圖5示出當輸入的數據信號改變時，圖4所示的電路中的開關根據控制 電路輸出的控制信號進行切換后所得到的圖4所示電路的等效電路；

圖6是用于解釋根據本發明示例性實施例的差分發送器的輸出電壓交叉 點穩定在電源電壓的二分之一處的示圖；

圖7示出當輸入的數據信號改變時，圖4所示的電路中的開關根據控制 電路輸出的控制信號進行切換后所得到的圖4所示電路的另一等效電路。